[VHDL编程] batch-26.rar

说明：IMPLEMENTATION OF SOME VHDL AND VERILOG PROGRAM IN FPGA.,IMPLEMENTATION OF SOME VHDL AND VERILOG PROGRAM IN FPGA.
<sugu> 在 2025-02-06 上传 | 大小：554kb | 下载：0

[VHDL编程] sipo_vhd.zip

说明：serial in parallel out using vhdl,serial in parallel out using vhdl
<sakthivel.p> 在 2025-02-06 上传 | 大小：2kb | 下载：0

[VHDL编程] control_pipeline.zip

说明：Verilog components for a pipelined cpu simulation,Verilog components for a pipelined cpu simulation
<Aria> 在 2025-02-06 上传 | 大小：4kb | 下载：0

[VHDL编程] uart-from-opencores.rar

说明：urat from serial to parallel ,urat from serial to parallel
<sakthivel.p> 在 2025-02-06 上传 | 大小：9kb | 下载：0

[VHDL编程] Pipeline-2.zip

说明：Pipeline processor verilog components ,Pipeline processor verilog components
<Aria> 在 2025-02-06 上传 | 大小：3kb | 下载：0

[VHDL编程] Pipeline-3.zip

说明：Verilog codes for pipelined processor,Verilog codes for pipelined processor
<Aria> 在 2025-02-06 上传 | 大小：3kb | 下载：0

[VHDL编程] adio_encoser_and_decoder.zip

说明：digital audio conversion logic,digital audio conversion logic
<sakthivel.p> 在 2025-02-06 上传 | 大小：60kb | 下载：0

[VHDL编程] SingleCycleCPU.zip

说明：A complete single cycle cpu written in verilog. (Including test modules),A complete single cycle cpu written in verilog. (Including test modules)
<Aria> 在 2025-02-06 上传 | 大小：16kb | 下载：0

[VHDL编程] pipelined_reconfig_multiplier

说明：parallel pipeline reconfigurable multiplier
<sakthivel.p> 在 2025-02-06 上传 | 大小：37kb | 下载：0

[VHDL编程] Multi

说明：A Complete Multicycle CPU Written in Verilog Lang.
<Aria> 在 2025-02-06 上传 | 大小：17kb | 下载：0

[VHDL编程] vhdl-pipeline-mips_latest

说明：pip-lined MIPS in vhdl
<sakthivel.p> 在 2025-02-06 上传 | 大小：1.09mb | 下载：0

[VHDL编程] johnson

说明：johnson计数器是一种同步计数器，每一次之变化一位，具有最简的组合逻辑电路。-johnson counter is a synchronous counter, each followed by a change, with the most simple combinational logic circuit.
<汪波> 在 2025-02-06 上传 | 大小：1kb | 下载：0