[VHDL编程] S1_38YIMA

说明：掌握 verilog 语言的设计输入，编译，仿真和调试过程；实验主要实现一个 3/8 译码器。-Master verilog language design entry, compilation, simulation and debugging process experiment to achieve a 3/8 decoder.
<luoyong> 在 2025-02-12 上传 | 大小：131kb | 下载：0

[VHDL编程] S2_counter

说明：本实验主要是利用开发板上面的数码管实现一个十进制计数器的功能，计数范围 0000-9999，可实现循环计数。-In this study, digital development board above the pipe to achieve a decimal counter, counting range 0000-9999 cycle count.
<luoyong> 在 2025-02-12 上传 | 大小：266kb | 下载：0

[VHDL编程] s4_music

说明：与利用微处理器（CPU 或者MCU）来实现音乐演奏相比较，用纯硬件完成音乐演 奏电路的逻辑要相对复杂很多，如果不借助于强大的EDA 工具和硬件描述语言，纯粹 使用传统的数字逻辑技术，即使是最简单的演奏电路也很难实现-Music and the microprocessor (CPU or MCU) compared with pure hardware logic of the music circuit is relative
<luoyong> 在 2025-02-12 上传 | 大小：267kb | 下载：0

[VHDL编程] s5_led

说明：本实验是利用底板上的 LED 灯，实现LED 灯的循环点亮。-This experiment is the use of LED lights on the bottom plate, the cycle of the LED lamp is lit.
<luoyong> 在 2025-02-12 上传 | 大小：145kb | 下载：0

[VHDL编程] decoder4_16

说明：自己照着3_8译码器写的vhdl 4_16译码器自己用max防震一下就行，没有错误-vhdl decoder4_16
<zhang> 在 2025-02-12 上传 | 大小：54kb | 下载：0

[VHDL编程] adder_n

说明：带进位加法器，这是照着书做的，解压以后就能在软件上仿真，没有错-This is "adder_n".
<zhang> 在 2025-02-12 上传 | 大小：30kb | 下载：0

[VHDL编程] number

说明：用vhdl语言，在 QuartusII下，在七段数码管上显示学号的程序，经设备验证无错误，且运行良好-Vhdl language segment digital tube display to learn the number of procedures, equipment validation error-free, and a good run in QuartusII
<李晶盈> 在 2025-02-12 上传 | 大小：279kb | 下载：0

[VHDL编程] DE2_TV

说明：DE2开发板,VGA显示乐谱,键盘可操作写乐谱.-display a music score via VGA and you can write the notes on the screen one by one with a PS2 keyboard on DE2.
<hdm> 在 2025-02-12 上传 | 大小：5.08mb | 下载：0

[VHDL编程] ss868_FallingSandGame

说明：DE2上,掉落个各种介质的一款游戏,玩家通过操纵键盘来画上挡板,屏幕会落下各种介质的材料,它们会显示出真实的物理特性.-On the DE2, falling a game of various media, players by manipulating the keyboard to draw on the bezel, the screen will fall a variety of media materials, they
<hdm> 在 2025-02-12 上传 | 大小：76kb | 下载：0

[VHDL编程] DigiClock_v1.0

说明：多功能数字钟：包含默认模式、设置模式、闹钟模式和跑表模式。已在ISE10.1工具烧录成功，烧录开发板Xilinx Spartan 3 xc3s400 pq205 speed -4 开发板烧录成功-Multi-function digital clock: contains the default mode, setting mode, alarm mode and stopwatch mode. The source code has
<triblade> 在 2025-02-12 上传 | 大小：65kb | 下载：0

[VHDL编程] sin_generate

说明：verilog 实现 dds正弦 函数信号发生器 verilog 实现 dds正弦 函数信号发生器-verilog achieve dds sine function signal generator verilog verilog dds sine function signal generator the dds sine function signal generator
<陈占田> 在 2025-02-12 上传 | 大小：416kb | 下载：0

[VHDL编程] ask-psk-qpsk

说明：ask，psk ,qpsk 调试解调verilog源码，是无线通信fpga设计这本书上的，比较简单的实现方式-ask, psk, qpsk debugging demodulator verilog source, is a wireless communications fpga design of this book, a relatively simple way to achieve
<陈占田> 在 2025-02-12 上传 | 大小：5kb | 下载：0