[VHDL编程] crc_verilog_xilinx

说明：crc校验，非常好用，是从Xilinx的IP演化来的-crc脨 拢 脩茅 拢 卢 脟 鲁 拢 潞 脙脫脙 拢 卢 脢脟
<zl> 在 2024-11-18 上传 | 大小：10kb | 下载：0

[VHDL编程] clock_module

说明：实现同一个时钟输入,可以实现多分频,在一个时钟的驱动下-Realize with a clock input, can realize multi-frequency, in a clock-driven
<> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] 100examples

说明：一些简单的VHDL实例，主要是介绍一些基本逻辑们及一些组合、时序电路的例子，供大家参考-Some simple examples of VHDL, mainly to introduce some basic logic and some combination of sequential circuit examples for your reference
<吴尚峰> 在 2024-11-18 上传 | 大小：16.26mb | 下载：0

[VHDL编程] ROOTS

说明：适用于FPGA的SOPC方面的程序开发方面，可以用于添加COMPENENT-Applicable to FPGA-SOPC procedures development, can be used to add COMPENENT
<居然> 在 2024-11-18 上传 | 大小：39kb | 下载：0

[VHDL编程] 6850UART

说明：适用于FPGA的SOPC方面的元器件添加，如COMPNENT-Applicable to FPGA-SOPC area to add components, such as COMPNENT
<居然> 在 2024-11-18 上传 | 大小：268kb | 下载：0

[VHDL编程] FFT

说明：适用于FPGA的SOPC方面的元器件添加，如COMPNENT-Applicable to FPGA-SOPC area to add components, such as COMPNENT
<居然> 在 2024-11-18 上传 | 大小：54kb | 下载：0

[VHDL编程] DUISHU

说明：适用于FPGA的SOPC方面的元器件添加，如COMPNENT-Applicable to FPGA-SOPC area to add components, such as COMPNENT
<居然> 在 2024-11-18 上传 | 大小：113kb | 下载：0

[VHDL编程] ProjNav

说明：适用于FPGA的SOPC方面的元器件添加，如COMPNENT-Applicable to FPGA-SOPC area to add components, such as COMPNENT
<居然> 在 2024-11-18 上传 | 大小：365kb | 下载：0

[VHDL编程] 3

说明：quartusii 三分频电路，大家帮参考一下，有什么问题-one-third of quartusii frequency circuit, refer to U.S. help, have any problem
<xu555xu> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] 3

说明：quartusii 三分频电路，大家帮参考一下，有什么问题-one-third of quartusii frequency circuit, refer to U.S. help, have any problem
<xu555xu> 在 2024-11-18 上传 | 大小：1kb | 下载：0

[VHDL编程] bch_encoder_decoder

说明：bch encoder+decoder 源代码，Flash控制器，通讯都需要用到哦-bch encoder+ decoder source code, Flash controller, communications are needed Oh
<linchan> 在 2024-11-18 上传 | 大小：133kb | 下载：0

[VHDL编程] 2C35F672_FFT

说明：在Altera芯片2C35F672平台上的FFT程序，采用DSPBuilder5.0，生成Verilog文件。开发环境：QuartusII5.0。-In the Altera chip 2C35F672 platform FFT procedures DSPBuilder5.0, generated Verilog file. Development Environment: QuartusII5.0.
<lovenevol> 在 2024-11-18 上传 | 大小：463kb | 下载：0