[VHDL编程] 13-traffic

说明：这是一个成功的交通灯VHDL和Verilog源代码，已在DH－33001开发板上调试成功。-This is a successful traffic lights VHDL and Verilog source code, in the DH-33 001 development board debugging.
<hjs> 在 2025-02-24 上传 | 大小：804kb | 下载：0

[VHDL编程] 17-Clock

说明：这是一个成功的电子钟VHDL和Verilog源代码，已在DH－33001开发板上调试成功。-This is a successful electronic clock VHDL and Verilog source code, in the DH-33 001 development board debugging.
<hjs> 在 2025-02-24 上传 | 大小：80kb | 下载：0

[VHDL编程] Sequential-detection

说明：序列检测器的vhdl设计（用状态机实现序列检测器的设计，了解一般状态机的设计与应用。）-Sequential detection
<lmy> 在 2025-02-24 上传 | 大小：1kb | 下载：0

[VHDL编程] qiangdaqi

说明：描述的是一个8位的抢答器，相信对初学者有所帮助-Described is a 8 bit responder, believe to be helpful for beginners
<> 在 2025-02-24 上传 | 大小：3kb | 下载：0

[VHDL编程] UART

说明：基于Actel公司的硬件开发平台，实现异步通信-Based on Actel hardware development platform, and realize the asynchronous communication
<林鸿海> 在 2025-02-24 上传 | 大小：3.32mb | 下载：0

[VHDL编程] Two_Port_RAM

说明：
<林鸿海> 在 2025-02-24 上传 | 大小：1.99mb | 下载：0

[VHDL编程] Syn_FIFO

说明：基于Actel公司的开发平台，verilog实现同步fifo设计-Double port ROM verilog realization, based on the development of the Actel development platform based on Actel company development platform, verilog simultaneous fifo design
<林鸿海> 在 2025-02-24 上传 | 大小：2.69mb | 下载：0

[VHDL编程] DE2_70_TV_sobel.7

说明：DE2_70_TV與DE2_70_D5M_LTM的架構非常類似，都是以SDRAM當做fr a me buffer，所以若要加上演算法，基本上也是放在SDRAM之前做前處理，或者放在SDRAM之後做後處理。-The architecture DE2_70_TV and DE2_70_D5M_LTM very similar, as a fr a me buffer, so coupled with the algorithm to, ba
<林生> 在 2025-02-24 上传 | 大小：70kb | 下载：0

[VHDL编程] Static-PLL

说明：基于Actel开发平台的静态锁相环设计，verilog实现-Actel development platform based on the static PLL design, verilog realized
<林鸿海> 在 2025-02-24 上传 | 大小：2.46mb | 下载：0

[VHDL编程] even_divider

说明：第一次上传文件，已通过仿真测试，可以实现任意的偶数倍分频-Achieve any even frequency divid
<张斌泽> 在 2025-02-24 上传 | 大小：4.53mb | 下载：0

[VHDL编程] slau144i

说明：数字频率计可以实现0.1---50khz的频率测试，小于1000时采用测周法，大于1000时自动转为计数法，最大误差小于千分之一，基本保持在万分之一之内。试验板采用12Mhz晶振，74164静态数码管显示，CD4051信号调理输入TTL方波信号-MPS430Visual C++, cd4051 ProgrammersHeaven
<柯波> 在 2025-02-24 上传 | 大小：2.96mb | 下载：0

[VHDL编程] 63bit1amount

说明：求63位二进制数前导1个数Verilog-Solution for 63bit-FL1. Writen with Verilog.
<大神> 在 2025-02-24 上传 | 大小：1kb | 下载：0