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[VHDL编程retiming

说明:这篇文章讲述了register retiming技术.这项技术是设计VLSI必须要掌握的技能,另外在基于FPGA设计中,register retiming可以使系统频率上升,提高吞吐量。-This paper describe a register retiming mode for VLSI and FPGA-based design. This mode adopted for design can enhance system t
<salvary> 在 2025-02-28 上传 | 大小:364kb | 下载:0

[VHDL编程Detecta_Header

说明:Detect header 7EH in a serial communication
<banhallem> 在 2025-02-28 上传 | 大小:242kb | 下载:0

[VHDL编程FSM_Recepcion

说明:Finite State Machine to receive data froma pc ina serial communication-Finite State Machine to receive data froma pc ina serial communication
<banhallem> 在 2025-02-28 上传 | 大小:243kb | 下载:0

[VHDL编程LFSR

说明:Linear Feedback Shift Register created to generate random numbers
<banhallem> 在 2025-02-28 上传 | 大小:244kb | 下载:0

[VHDL编程Prueba_RS232

说明:Its only a schematic of probe to complete the sending of data through rs232
<banhallem> 在 2025-02-28 上传 | 大小:536kb | 下载:0

[VHDL编程RNG

说明:Random number Generator based in vhdl
<banhallem> 在 2025-02-28 上传 | 大小:666kb | 下载:0

[VHDL编程decoder_case

说明:verilog hdl program for decoder
<Basanta Aryal> 在 2025-02-28 上传 | 大小:1kb | 下载:0

[VHDL编程decoder_ca

说明:coder for different modules in verilog
<Basanta Aryal> 在 2025-02-28 上传 | 大小:1kb | 下载:0

[VHDL编程decoder

说明:coder for different modules in verilog
<Basanta Aryal> 在 2025-02-28 上传 | 大小:2kb | 下载:0

[VHDL编程decode

说明:codes for different modules in verilog
<Basanta Aryal> 在 2025-02-28 上传 | 大小:2kb | 下载:0

[VHDL编程decode12

说明:codes for different modules in verilog
<Basanta Aryal> 在 2025-02-28 上传 | 大小:3kb | 下载:0

[VHDL编程decoder-and-encoder

说明:codes for different modules in verilog
<Basanta Aryal> 在 2025-02-28 上传 | 大小:4kb | 下载:0
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