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[VHDL编程] sequential-detactor
说明：本次例程包括七阶伪随机序列发生器、序列码检测器，奇偶校验器、CRC（循环冗余）校验器，并附有FPGA的代码和仿真。-The routines including seven order pseudo-random sequence generator, sequence yards detector, parity validator, CRC (cyclic redundancy) validator, and with FPGA c<明晓昕> 在 2025-03-01 上传 | 大小：262kb | 下载：0
[VHDL编程] ISE10.1-introducement
说明：文档介绍了使用ISE10.1进行某种功能的FPGA操作步骤，包括从新建文档、综合、功能仿真、编译实现和插入IP核等步骤，讲解非常详细。-Document ISE10.1 introduces the function of some kind of FPGA procedures, including from new document, comprehensive, function simulation, compile reali<明晓昕> 在 2025-03-01 上传 | 大小：643kb | 下载：0
[VHDL编程] FPGA-lessons
说明：介绍FPGA系统开发的课件。全国电子竞赛时用的，很实用。-Describes the FPGA system development courseware. National electronic contest, very practical.<张琪> 在 2025-03-01 上传 | 大小：12.25mb | 下载：0
[VHDL编程] ADC12-sampling-experiment
说明：DC1工作时钟为14Mhz，使用ADC1的通道8来连续转换，并使用DMA来传输转换数据，并在TFT 上实时显示转换数据（显示的是直接读出的ADC规则数据寄存器中的值，即为低12位）-DC1 work for 14 Mhz clock, use ADC1 channel 8 to continuous conversion, and use the DMA to convert data transmission, and in th<荣德国> 在 2025-03-01 上传 | 大小：874kb | 下载：0
[VHDL编程] Ultra-9-17
说明：超声波流量计采样控制部分的VHDL源代码，基于xilinx的spartan3-The ultrasonic flowmeter sampling control part of the VHDL source code, based on xilinx s spartan3<aweawfg> 在 2025-03-01 上传 | 大小：1.67mb | 下载：0
[VHDL编程] IEEE-Standard-for-SystemVerilog
说明：这是一本systemverilog的标准欢迎下载-This is a SystemVerilog standard are welcome to download<钟普> 在 2025-03-01 上传 | 大小：5.87mb | 下载：0
[VHDL编程] synopsys_verification
说明：这是synposys关于systemverilog的使用向导-This is synposys SystemVerilog using the wizard<钟普> 在 2025-03-01 上传 | 大小：654kb | 下载：0
[VHDL编程] verilogCRC32
说明：32位bit输入的CRC32校验，verilog的代码，以及modelsim的testbench代码-The encode of CRC32 with 32bit-inputs based on verilog, and according encode of testbench<maxwell> 在 2025-03-01 上传 | 大小：2kb | 下载：0