[VHDL编程] Verilog-135-classic-example

说明：Verilog的135个经典设计实例.方便实用！-Verilog 135 classic example of design is convenient and practical!
<李联斗> 在 2025-03-05 上传 | 大小：111kb | 下载：0

[VHDL编程] Sixteen-hardware-multiplier

说明：vhdl 编学基于移位相加的16位硬件乘法器。-vhdl
<陈凡> 在 2025-03-05 上传 | 大小：1.92mb | 下载：0

[VHDL编程] clock_VHDL_and_sin_DDS

说明：设计一个时钟，能设置两个时间，到这两个时间能够控制自动响铃30秒。时间调整和定时的设置使用两个按钮实现。-design a clock which can set time by V HDL
<马路> 在 2025-03-05 上传 | 大小：705kb | 下载：0

[VHDL编程] VHDL_counter

说明：实验要求：用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。-Design a VHDL counter
<马路> 在 2025-03-05 上传 | 大小：501kb | 下载：0

[VHDL编程] sap1

说明：SAP 1 ARCHITECTURE.HOW TO IMPLIMENT USING VERILOG-SAP 1 ARCHITECTURE.HOW TO IMPLIMENT USING VERILOG
<Muhammad umar> 在 2025-03-05 上传 | 大小：960kb | 下载：0

[VHDL编程] mac

说明：verilog 实现乘累加器 源代码 以及测试代码 mac.v mac_tb.v-verilog Achieved by the source code and test code accumulator mac.v mac_tb.v
<keyCSky> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] 4add

说明：verilog 实现两级流水线加法器 源代码 以及测试代码 adder16_2.v test_adder16_2.v-verilog Implement two pipeline adder source code and test code adder16_2.v test_adder16_2.v
<keyCSky> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] vgaz2

说明：用VHDL实现VGA信号控制的源代码 状态机 -VHDL implementation of the VGA signal with source code control state machine
<keyCSky> 在 2025-03-05 上传 | 大小：1kb | 下载：0

[VHDL编程] SPI_Verilog

说明：SPI的Verilog实现(非常的全面和详细，还带有SPI算法的注解-SPI Verilog
<yichangyu> 在 2025-03-05 上传 | 大小：16kb | 下载：0

[VHDL编程] aesall

说明：AES encryption and decryption
<topqmomo> 在 2025-03-05 上传 | 大小：9.38mb | 下载：0

[VHDL编程] WATER-LEVEL-INDICATOR.docx

说明：APPLICAtion code for waterlevel controller using vhdl code
<SATYA> 在 2025-03-05 上传 | 大小：17kb | 下载：0

[VHDL编程] IIR

说明：气象雷达回波信号中杂波抑制的IIR算法（FPGA是实现的）-Weather radar echo signal of the IIR clutter suppression algorithm
<朱艳萍> 在 2025-03-05 上传 | 大小：522kb | 下载：0