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[VHDL编程] Perl_for_CRC
说明：Cyclic Redundancy Check (CRC) is an error-checking code that is widely used in data communication systems and other serial data transmission systems. CRC is based on polynomial manipulations using modulo arithmetic.<尤恺元> 在 2025-03-15 上传 | 大小：88kb | 下载：0
[VHDL编程] MULTIPLE_CORE
说明：硬件乘法器，其基础就是加法器结构，它已经是现代计算机中必不可少的一部分。[1]乘法器的模型就是基于“移位和相加”的算法。在该算法中，乘法器中每一个比特位都会产生一个局部乘积。第一个局部乘积由乘法器的LSB产生，第二个乘积由乘法器的第二位产生，以此类推。如果相应的乘数比特位是1，那么局部乘积就是被乘数的值，如果相应的乘数比特位是0，那么局部乘积全为0。每次局部乘积都向左移动一位。 -64-bit multiplier design exp<尤恺元> 在 2025-03-15 上传 | 大小：26kb | 下载：0
[VHDL编程] robust_fir_latest.tar
说明：RobustVerilog generic FIR filter In order to create the Verilog design use the run.sh scr ipt in the run directory (notice that the run scr ipts calls the robust binary (RobustVerilog parser)). The filter can b<尤恺元> 在 2025-03-15 上传 | 大小：6kb | 下载：0
[VHDL编程] Spartan-3EPDemo--RS232P
说明：基于spartan3e开发板的rs232串口edk程序，包含bit文件，可直接下载到板子上运行-failed to translate<yu> 在 2025-03-15 上传 | 大小：3.87mb | 下载：0
[VHDL编程] 48taps_fir
说明：成形滤波可以在调制后对调制波以带通滤波方式完成，也可以在调制前对基带以低通滤波方式完成，两者的效果是相同的。在现代全数字调制解调器中，成形滤波器大都采用数字滤波器来实现。由于对基带信号进行数字滤波更为方便，因此成形滤波普遍采用基带数字滤波方案。-Shaping filter can be modulated by the modulation wave band-pass filtering is accomplished, it ca<尤恺元> 在 2025-03-15 上传 | 大小：90kb | 下载：0
[VHDL编程] verilog-hdl-example
说明：verilog hdl教程的135个例子-verilog hdl tutorial 135 cases<INTER> 在 2025-03-15 上传 | 大小：166kb | 下载：0
[VHDL编程] Xilinx-Training-2010
说明：赛灵思公司2010年培训技术文档，对FPGA的开发有很大的帮助-Xilinx 2010, training of technical documentation, development of the FPGA is very helpful<何立志> 在 2025-03-15 上传 | 大小：41.56mb | 下载：0
[VHDL编程] carry_lookahead_add4
说明：4位的超前进位加法器，门级电路连接得到，verilog代码实现-4-bit look-ahead adder, gate-level circuit<陈振睿> 在 2025-03-15 上传 | 大小：282kb | 下载：0