[VHDL编程] Counter60sec

说明：VHDL语言编写的一个六十进制计数器(用于秒)，一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。 -A 60 binary counter（for second） programmed with VHDL language.A pulse input, a reset input, eight BCD code output. It is one of my total
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[VHDL编程] Debounce

说明：VHDL编写。在CPLK开发板上设计的数字钟的去抖动电路。该模块相对独立，是学习去抖动的好资料。该模块跟我其它的8个模块配套构成一个数字钟。-Programmed with VHDL.A debouncing circuit which is part of a digital clock designed on a CPLD development board.The module is independent from others
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[VHDL编程] Displayer

说明：VHDL编写的针对八段数码管的显示译码电路。实现动态扫描输出小时、分钟和秒。是基于CPLD开发板设计的一个数字钟的一部分。-Programmed with VHDL.The decoding and displaying circuit for 8-segments displayer.It outputs the data of hour,minute and second in order with dynamic scaning
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[VHDL编程] Distributer

说明：VHDL编写的分频器。用于将50MHz的时钟脉冲分频成一个500Hz的扫描时钟和1Hz的秒脉冲。与我的其它8个模块配套构成一个数字钟。-Programmed with VHDL.A clock distributer which generates a 500Hz scaning clock and a 1Hz second impulse. It is one of my total 9 modules that are used
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[VHDL编程] FlashTime

说明：用VHDL编写。称为校时闪烁电路。一般的电子表在校时时都会使被校正的时间不停地闪烁。此模块实现了类似的功能。与我的其它8个模块配套构成一个数字钟。 -Programmed with VHDL. It is called a flashing circuit(when time is being revised).Generally, a digital watch will flash the currently revised t
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[VHDL编程] RvsTime

说明：用VHDL编写。数字钟校时电路，根据表示是否校时的输入引脚、是校正小时还是校正分钟的输入引脚决定校正状态。接受一个按钮的脉冲输入，每输入一个脉冲，被校正的时间增加1.与我的其它8个模块配套构成一个数字钟。-Programmed with VHDL.The time-revising circuit of a digital clock. Detect the inputs and decide if revise time, hour
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[VHDL编程] ADigCLK

说明：用VHDL编写的一个数字钟。该模块是顶层模块，用VHDL例化语句例化各个子模块并组装成一个完整的数字钟。与我的其它8个模块配套构成一个数字钟。 -A digital clock programmed with VHDL.This module is the top-level module, it utilizes the Component instantiation of VHDL to incorporate all subm
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[VHDL编程] S1_12864lcd

说明：使用FPGA实现128x64lcd显示控制-control 128x64 lcd display by fpga
<东> 在 2025-04-24 上传 | 大小：365kb | 下载：0

[VHDL编程] ddr_sdr

说明：ddr ram控制器，使用vhdl语言实现-ddr ram controller,designed by vhdl
<东> 在 2025-04-24 上传 | 大小：113kb | 下载：0

[VHDL编程] decoder

说明：mp3译码器的实现，在fpga上实现多媒体功能-this project is the mp3 decoder， designed by vhdl
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[VHDL编程] memory_cores

说明：通用ram源码包，包括双口ram，单口ram，fifo等-general ram source package，include dual port ram，single port ram，fifo，etc.
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[VHDL编程] ram_wb

说明：宽字符ram的实现，在quartus平台实现-wide word ram，desinged by vhdl on quartus platform
<东> 在 2025-04-24 上传 | 大小：836kb | 下载：0