资源列表
[VHDL编程] pwmyixiang
说明:用VHDL编写的基于CPLD移相程序,开发环境是ISE9.1-CPLD with VHDL-based preparation phase procedures, the development environment is ISE9.1<zhoujie> 在 2025-04-29 上传 | 大小:5kb | 下载:0
[VHDL编程] exp7_final
说明:CPU流水线设计 实现旁路 停顿 和 控制竞争处理 源代码-CPU pipeline design and control of competition to achieve bypass stop processing the source code<crystal> 在 2025-04-29 上传 | 大小:3.01mb | 下载:0
[VHDL编程] add_tree_mult
说明:verilog HDL编写的8位乘法器,谢谢使用-the preparation of 8-bit multiplier verilog<田甜> 在 2025-04-29 上传 | 大小:1kb | 下载:0