[VHDL编程] DE2_TV

说明：一个模拟视频输入转VGA视频输出的Verilog程序，视频解码芯片采用ADV7181B，VGA DAC采用ADV7123，强力推荐-an analog video input to VGA video output Verilog procedures, Video decoder chip used ADV7181B, VGA DAC used ADV7123, strongly recommended!
<李全> 在 2024-11-16 上传 | 大小：26kb | 下载：0

[VHDL编程] Altera_uart_VHDL

说明：FPGA/CPLD应用,uart通讯VHDL原码.-FPGA/CPLD applications, UART communications VHDL source.
<cyberworm> 在 2024-11-16 上传 | 大小：10kb | 下载：0

[VHDL编程] Altera_uart_Verilog

说明：FPGA/CPLD应用,uart的Verilog HDL原码-FPGA/CPLD applications, UART Verilog HDL source
<cyberworm> 在 2024-11-16 上传 | 大小：10kb | 下载：0

[VHDL编程] wavefetch

说明：ModelSim的波形比较的功能可以将当前仿真与一个参考数据（WLF文件）进行比较，比较的结果可以在波形窗口或者列表窗口中查看，也可以将比较的结果生成一个文本文件-ModelSim waveform can be compared to the current functional simulation with a reference (WLF paper ), the results can be compared in the w
<cyberworm> 在 2024-11-16 上传 | 大小：3kb | 下载：0

[VHDL编程] fpgavhdldaima

说明：用VHDL语言编写的代码，以供大家学习和交流，方便大家学习！-prepared using VHDL code for all to study and exchange to facilitate learning!
<和尚> 在 2024-11-16 上传 | 大小：4kb | 下载：0

[VHDL编程] tbxsp010

说明：用VHDL语言编写的代码，以供大家学习和交流，方便大家学习！-prepared using VHDL code for all to study and exchange to facilitate learning!
<和尚> 在 2024-11-16 上传 | 大小：26kb | 下载：0

[VHDL编程] yyin

说明：这是一个语音程序,通过VHDL编译了.大家可以直接调用.其中还包括了键盘程序有需要可以下来-This a voice procedures, through a VHDL compiler. you can directly call. It also includes a keyboard procedures need to look at it down
<李飞> 在 2024-11-16 上传 | 大小：166kb | 下载：0

[VHDL编程] beipin

说明：用verilog写的cpld的各种分频程序，希望大家指正，谢谢！-using Verilog cpld written by the various sub-frequency procedures in the hope that we stand corrected, thank you!
<沈柱> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] source_files

说明：FPGA与DSP的EMIFA口接口程序.在FPGA内分配了两块双BUFFER与DSP进行通信.-FPGA and DSP EMIFA mouth interface program. The FPGA distribution within the two-SUBJECT ER and DSP communication.
<tanbo> 在 2024-11-16 上传 | 大小：7kb | 下载：0

[VHDL编程] digitalsystemDesign

说明：第7章数字系统设计实例 7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计-Chapter 7 Digital System Design Example 7.1-integer dividers designed Music Generator 7.2 7.3 2F SK/2PSK Signal Generat
<李唐> 在 2024-11-16 上传 | 大小：436kb | 下载：0

[VHDL编程] statemachine

说明：自己做的一个关于more状态机的三种描述的比较。以后会有更多的资料，请大家关注。-doing more of a state machine on the three described earlier. Many more information, please everyone's attention.
<潘 应 云> 在 2024-11-16 上传 | 大小：793kb | 下载：0

[VHDL编程] u-uart

说明：一个可综合的串并转换接口verilog源代码-a comprehensive series of conversion and interface Verilog source code
<李文文> 在 2024-11-16 上传 | 大小：5kb | 下载：0