[VHDL编程] 2

说明：基于FPGA分布式算法的FIR滤波器的设计 基于FPGA分布式算法的FIR滤波器的设计-FPGA-based distributed algorithm of the FIR filter design distributed algorithm based on FPGA Design of FIR Filters
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[VHDL编程] 3

说明：基于FPGA的高速高阶FIR滤波器设计 基于FPGA的高速高阶FIR滤波器设计-High-speed FPGA-based FIR filter design for high-end high-end high-speed FPGA-based FIR filter design
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[VHDL编程] 4

说明：基于FPGA的FIR数字滤波器的设计与实现,基于FPGA的FIR数字滤波器的设计与实现-FPGA-based FIR digital filter design and implementation of FPGA-Based FIR Digital Filter Design and Implementation
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[VHDL编程] 1

说明：FIR的FPGA实现及其Quartus Ⅱ与MATLAB仿真 FIR的FPGA实现及其Quartus Ⅱ与MATLAB仿真-The FPGA realization of FIR and its Quartus Ⅱ and MATLAB simulation FIR realization of the FPGA and Quartus Ⅱ and MATLAB simulation
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[VHDL编程] 2

说明：FIR数字滤波器的FPGA实现2 FIR数字滤波器的FPGA实现2-FIR digital filter FPGA to achieve the 2 FIR digital filter of the FPGA to achieve 2
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[VHDL编程] 3

说明：FIR数字滤波器的优化与验证 -FIR digital filter optimization and verification FIR digital filter optimization and verification
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[VHDL编程] 4

说明：基于FPGA的IIR数字滤波器的快捷设计 基于FPGA的IIR数字滤波器的快捷设计-FPGA-based IIR digital filter design shortcut FPGA-based IIR digital filter design of fast
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[VHDL编程] 234

说明：IS-95/CDMA2000基带成形滤波器的实现 IS-95滤波器的实现： 本次设计采用转置型结构，并用展开技术将字串行架构转换成字并行处理架构，从而提高运行的速度。本次设计中采用展开因子J=4的展开转换技术。设输入数据为filter_in，输出数据为filter_out，则其展开因子J=4的并行处理系统如下图所示 -IS-95/CDMA2000 base-band filter shaping to achieve I
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[VHDL编程] fpga1

说明：移动通信直放站数字滤波器的设计及FPGA实现 -Mobile communications repeater digital filter design and FPGA realization mobile communication repeater digital filter design and FPGA realization
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[VHDL编程] fpga2

说明：基于FPGA的有限冲激响应数字滤波器的研究及实现 -FPGA-based Finite Impulse Response digital filter of the research and realized FPGA-based Finite Impulse Response digital filter of the research and realized
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[VHDL编程] 1

说明：毕业设计手册模版--数字滤波器的FPGA实现南才北往 毕业设计手册模版--数字滤波器的FPGA实现南才北往 -Graduation project handbook template- the FPGA realization of digital filters to the north to the south graduated from Design Manual template- the FPGA realization
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[VHDL编程] 65jie

说明：串并FIR滤波器设计:并行FIR滤波器具有速度快、容易设计的特点，但是要占用大量的资源。在多阶数的亚高频系统设计中，使用并行结构并不合算，但亚高频系统需要较高的处理速度，而串行架构往往达不到要求，因此，结合串并这两种设计方法的长处，在使用较少的硬件资源的同时实现了较高的处理速度，这里说明一种65阶八路并行、支路串行FIR滤波器的设计（实际使用了1个乘法器，8个乘累加器，一个累加器）。-String and FIR filter desi
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