资源列表
[VHDL编程] VerilogHDLInterfaceExperiment
说明:verilog HDL 接口试验源代码,比较实用。-verilog HDL interface test source code, more practical.<mosquito> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] DE2_SD_Card_Audio
说明:NIOSII,关于MP3的源代码,用SOPC+NIOSII平台开发的,可以运行,代码详细.大家放心使用,不懂可以问我.自己写的.-NIOSII, on the MP3 source code, using SOPC+ NIOSII platform, you can run the code in detail. Members can rest assured the use, you may ask, I do not know.<梁佳明> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] ISE_assistant_design_tool
说明:Xilinx-ISE辅助设计工具的中文使用说明,包括IP核生成器,布局布线器,FPGA底层编辑器,时序分析器,集成化逻辑分析工具,功率分析工具-Xilinx-ISE-aided design tools for use in Chinese, including the IP core generator, layout router, FPGA Editor bottom, timing analyzer, integrated lo<joan> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] Windy_VGA_1c6
说明:在cyclone EP1C6 上实现VGA 1028*768 16M色的显卡显示功能,而且还做了一个8色的VGA接口,可以实现双头输出。完整的QuartusII 工程,我也把相关的图片一起打包了。本人是作者,看不懂可联系:13802939662-In the cyclone EP1C6 achieve VGA 1028* 768 16M color graphics display, but also made an 8-color V<陈敏丰> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] Pk-1k30DEMO
说明:几个关于VHDL的几个经典的例子,对于学习VHDL语言和FPGA设计有很大的帮助-Few questions about a few classic examples of VHDL for the VHDL language and FPGA design study of great help<luyuan> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] FPGA_Interface_Equipment
说明:跑马灯、串口、矩阵键盘、蜂鸣器、I2C、数码管、拨码开关 vhdl verilog源代码(精华)-Marquees, serial port, matrix keypad, buzzer, I2C, digital control, DIP switch vhdl verilog source code (extract)<李银> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] fundamentals-of-digital-logic-with-VHDL-design-so
说明:Solutions for some common digital design and VHDL programming problems.<Nguyen Phu Binh> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] DE2_SD_Card_Audio
说明:基于EP2C35F672C的ED2实验板自带源文件。DE2_SD_Card_Audio,SD卡和音频系统的联合操作。-ED2 based on the experimental board comes EP2C35F672C source file. DE2_SD_Card_Audio, SD card, audio system and the joint operation.<毛孩子> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] NIOSII-MP3
说明:NIOSII,关于MP3的源代码,用SOPC+NIOSII平台开发的,可以运行,代码详细.大家放心使用.-FPGA NIOSII MP3<gyj> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0
[VHDL编程] top_clock-plus
说明:在quartus ii上仿真24小时的时钟在输入基本的时钟信号后,秒数,分数,小时数的变化-After entering the basic clock signal, seconds, fractions, changes in the number of hours of simulation on a 24-hour clock quartus ii<bajie> 在 2025-02-03 上传 | 大小:1.52mb | 下载:0