[VHDL编程] .rar

说明：encoder section in vhdl language
<manipersopkd> 在 2024-10-07 上传 | 大小：930816 | 下载：0

[VHDL编程] zuizhongdianlu

说明：清华大学数字电子技术课程EDA大作业一 二进制运算器及其数码管扫描显示电路(A Binary Operator and Digital Tube Scanning Display Circuit for EDA Homework of Digital Electronic Technology Course of Tsinghua University)
<jameskk> 在 2024-10-07 上传 | 大小：33792 | 下载：0

[VHDL编程] sram_sp_hse_8kx8

说明：SRAM 8K*8 芯片存储器 芯片存储器 芯片存储器(SRAM 8K*8 Chip memory Chip memory)
<1234556 去啊> 在 2024-10-07 上传 | 大小：3072 | 下载：0

[VHDL编程] UC1676C

说明：51单片机测试程序，ＩＣ:UC1676,4线串口(51 MCU test program, IC:UC1676 4-LINE, SPI INTERFACE)
<Vicky2008> 在 2024-10-07 上传 | 大小：2048 | 下载：0

[VHDL编程] soc_sram_func

说明：利用verilog编写的32位 MIPS指令集CPU，sram接口，已上板验证(The 32 bit MIPS instruction set CPU, SRAM interface written by Verilog has been verified on board.)
<DGP1997> 在 2024-10-07 上传 | 大小：671744 | 下载：0

[VHDL编程] Bayer2RGB

说明：Bayer 转RGB Verilog代码实现。。5*5 窗口。在工程中应用的(Bayer to RGB Verilog code implementation. 5*5 window. Applied in Engineering)
<Andy1123> 在 2024-10-07 上传 | 大小：15051776 | 下载：0

[VHDL编程] WhiteBalance_10bit

说明：模块功能：通过白平衡消除由光照带来色差（绿雾） 模块输入：亮度增益输出R,G,B三通道像素值（double） 模块输出：白平衡后R,G,B三通道像素值（double）(Module function: to eliminate chromatic aberration (green fog) caused by illumination through white balance. Module input: brightne
<Andy1123> 在 2024-10-07 上传 | 大小：1024 | 下载：0

[VHDL编程] uart_rx

说明：Verilog实现的RS232发送和接收程序，有完成的verilog代码，testbench等。(UART send and receive verilog code, including verilog source code, testbench etc.)
<66778899> 在 2024-10-07 上传 | 大小：452608 | 下载：0

[VHDL编程] 基于GMＲ-1系统下行链路的π_4-CQPSK解调方法

说明：pi4 qpsk的付费论文，讲述FPGA实现的，非常值得学习(Pi4 QPSK's paid papers will be very useful for FPGA.)
<Haiton> 在 2024-10-07 上传 | 大小：516096 | 下载：0

[VHDL编程] Eagle_DataSheet_v1.9 - EG4X20BG256.pdf

说明：Eagle DataSheet v1.9 - EG4X20BG256
<rotzeimer> 在 2024-10-07 上传 | 大小：3649536 | 下载：0

[VHDL编程] CIC

说明：包括地址产生单元、数据查询单元（可以重新初始化rom中的数据，由matlab产生.coe文件替换）、积分单元、抽取单元、梳状滤波单元，对于初学者很有帮助(Including address generation unit, data query unit (data can be re-initialized in rom, generated by matlab. COE file replacement), integration
<午后河流> 在 2024-10-07 上传 | 大小：5120 | 下载：0

[VHDL编程] Verilog_Single_Cycle_CPU_check

说明：用verilog写的一个单周期cpu，用于计组实验(A single cycle CPU written in Verilog for group experiment.)
<RogerBryant> 在 2024-10-07 上传 | 大小：9216 | 下载：0