[VHDL编程] ds_test12

说明：在Verilog语言下用FPGA驱动DS18B20，带数码管显示，带LED报警，有报警值调整功能。这个是本人调过的，原版调通代码没改的，绝对能跑通。建议用QuatusII全编译后看一下RTL图就能理解程序是怎么工作的。-A Demo of DS18B20 on FPGA.
<wangfukai> 在 2025-02-04 上传 | 大小：9.18mb | 下载：0

[VHDL编程] curriculum_design_v2

说明：课程设计，数字频率计源代码，用Verilog HDL写的-Curriculum design, digital frequency meter source code, written using Verilog HDL
<张远锋> 在 2025-02-04 上传 | 大小：7kb | 下载：0

[VHDL编程] BlazeNoC_QoS-master

说明：BlazeNoC_QoS：支持QoS的可重配置片上网络路由，有很高的性能。此代码包括完整的Xilinx ISE的工程，可以很方便地修改和移植。-BlazeNoC_QoS: QoS-reconfigurable chip network routing, a high performance. This code includes a complete Xilinx ISE project, can be easily modified
<fly22> 在 2025-02-04 上传 | 大小：937kb | 下载：0

[VHDL编程] Virtex-5--user-manuals-chineses

说明：xilinx virtex-5 中文用户手册 介绍了virtex5 的内部结构 功能和使用示例 完整清晰 -Chinese virtex5 user manual describes the function and use of the internal structure of an example of complete and clear
<陈昊昌> 在 2025-02-04 上传 | 大小：4.67mb | 下载：0

[VHDL编程] VHDL

说明：virtex-5 库声明代码 VHDL版本 完整的原语示例代码-virtex-5 library declaration versions of the complete VHDL code sample code primitives
<陈昊昌> 在 2025-02-04 上传 | 大小：67kb | 下载：0

[VHDL编程] Verilog

说明：virtex-5 库声明代码 verilog版本 包含完整的原语实例化代码-virtex-5 library declaration code verilog version contains the complete primitive instantiation code
<陈昊昌> 在 2025-02-04 上传 | 大小：68kb | 下载：0

[VHDL编程] jishuqi

说明：各进位计数器，包括16位，10位，4位都齐了-The binary counter, including 16, 10, 4 all here
<褚先明> 在 2025-02-04 上传 | 大小：7kb | 下载：0

[VHDL编程] ds_test12

说明：HDL语言初始化 ds18b20，数码管温度显示，蜂鸣器报警-HDL language initialization ds18b20, digital temperature display, buzzer alarm
<李> 在 2025-02-04 上传 | 大小：10.68mb | 下载：0

[VHDL编程] VGA

说明：verilog HDL语言写的VGA驱动代码-HDL write VGA driver code
<李> 在 2025-02-04 上传 | 大小：410kb | 下载：0

[VHDL编程] hard

说明：在Quartus中，利用FPGA例化的存储器实现程序的BOOTLOADER的搬移-In Quartus, the use of FPGA case of memory to achieve the program' s move BOOTLOADER
<沈彤> 在 2025-02-04 上传 | 大小：8.41mb | 下载：0

[VHDL编程] digital-lock

说明：数字锁的详细设计流程以及VHDL仿真过程和结果，附有源码-The detailed design process digital lock and VHDL simulation process and results, with source code
<WPQ> 在 2025-02-04 上传 | 大小：24kb | 下载：0

[VHDL编程] jiaoyan

说明：Verilog编写的crc16校验程序，为大家通信校验提供一种可靠的方法-Verilog prepared crc16 checksum procedure for everyone to provide a reliable communication method validation
<李子豪> 在 2025-02-04 上传 | 大小：343kb | 下载：0