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[VHDL编程lcdctrl

说明:CFAH1602B-NGG-JTV LCD drive code -CFAH1602B-NGG-JTV LCD drive code
<zhou> 在 2025-03-01 上传 | 大小:3kb | 下载:0

[VHDL编程exp3

说明:指令设计实现及CPU控制器设计verilog实验报告,含源代码-The design and implementation of instruction and the CPU controller design verilog experimental report, including source code
<秦寒> 在 2025-03-01 上传 | 大小:509kb | 下载:0

[VHDL编程Design-and-Implementation

说明:基于FPGA的视频字符叠加设计及其实现 -Design and Implementation of FPGA-based video character overlay
<赵亮> 在 2025-03-01 上传 | 大小:338kb | 下载:0

[VHDL编程spartan_LCD

说明:spartans3e 实现的lcd显示器驱动,可以借鉴。-The realization of spartans3e LCD monitor drive, can use
<孙洪君> 在 2025-03-01 上传 | 大小:1kb | 下载:0

[VHDL编程sources

说明:xilinx官方实验的五个例子的程序,非常实用。-Xilinx official experiment five examples of the program
<孙洪君> 在 2025-03-01 上传 | 大小:9kb | 下载:0

[VHDL编程verilog_led_run

说明:采用verilog编写的FPGA程序,程序的功能是跑马灯,芯片型号是EP2C35F484C7,时钟50MHz。-based on chinese descripion.
<muliubing> 在 2025-03-01 上传 | 大小:386kb | 下载:0

[VHDL编程Linux-Xilinx-FPGA-in-the-transplant

说明:Linux Xilinx FPGA in the transplant教你如何将linux移植到XILINX fpga上面。-Linux Xilinx FPGA in the transplant will teach you how to transplant Xilinx FPGA to Linux on it. Linux Xilinx FPGA in the transplant
<孙洪君> 在 2025-03-01 上传 | 大小:428kb | 下载:0

[VHDL编程verilog_sw_led

说明:采用verilog编写的FPGA程序,程序的功能是按键按键消抖,quartus II 开发。芯片型号是EP2C35F484C7,时钟50MHz。-FPGA verilog to write the program, the program function is the key button is debounced, quartus II development. The chip model is EP2C35F484C7, clo
<muliubing> 在 2025-03-01 上传 | 大小:403kb | 下载:0

[VHDL编程eda6

说明:以Altera公司的MAX+plus II为工具软件,采用Verilog HDL文本输入设计法设计8位二进制加减计数器,生成元件符号-Altera s MAX+plus II tools software, using Verilog HDL text input method to design8 binary addition and subtraction counter, generating element symbol
<王宇> 在 2025-03-01 上传 | 大小:34kb | 下载:0

[VHDL编程qiangda

说明:CPLD 编程实现抢答电路设计,可以显示抢到的选手和选手分数-CPLD
<> 在 2025-03-01 上传 | 大小:7.22mb | 下载:0

[VHDL编程heng

说明:CPLD和89C51单片机共同实现测量显示输入方波信号的频率功能-CPLD at89c51 frequency
<> 在 2025-03-01 上传 | 大小:3.34mb | 下载:0

[VHDL编程fifo8x8

说明:fifo 8x8 vhdl fifo_array is array(7 downto 0) of std_logic_vector with flag --Full fifo-- --half fifo-- --empty fifo-fifo 8x8 vhdl fifo_array is array(7 downto 0) of std_logic_vector with flag --Full fi
<tata_fr_fr> 在 2025-03-01 上传 | 大小:3kb | 下载:0
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