[VHDL编程] Verilog

说明：VERILOG语言的学习，更好的运用CPLD，FPGA-VERILOG language learning, better use of CPLD, FPGA
<陈啸天> 在 2025-02-07 上传 | 大小：1.26mb | 下载：0

[VHDL编程] XilinxExample.tar

说明：xilinx software to demonstrate vhdl programming
<abhishek> 在 2025-02-07 上传 | 大小：2kb | 下载：0

[VHDL编程] serial_input_parallel_output_module

说明：有一批数据并行输入，位宽为4，输入的时钟频率是20MHz，模块的功能是对这些数据进行并串转换。它每收满6个数据（一个包），就对这6个数据进行处理，将这6个数据按照一定的顺序串行输出，输出的时钟频率是80MHz-serial input parallel output
<buffontus> 在 2025-02-07 上传 | 大小：786kb | 下载：0

[VHDL编程] Number_Lock

说明：数字密码锁，能进行10位密码的加锁与解锁。 -Number of locks that can be 10-bit password, locking and unlocking. Number of locks that can be 10-bit password, locking and unlocking.
<altera> 在 2025-02-07 上传 | 大小：71kb | 下载：0

[VHDL编程] VerilogHDL

说明：用Verilog HDL语言编写的跑马灯小程序，可直接在FPGA上运行-With the Verilog HDL language of the Marquee applet can be run directly on the FPGA
<liwx> 在 2025-02-07 上传 | 大小：145kb | 下载：0

[VHDL编程] FPGA_cy7c68013

说明：本工程包括FPGA程序和CY7C68013固件程序。 上位机程序通过EZ-USB CONTROL PANNEL 来测试。-The works include the FPGA programs and CY7C68013 firmware. Host computer procedure EZ-USB CONTROL PANNEL to test.
<zhaox> 在 2025-02-07 上传 | 大小：4.89mb | 下载：0

[VHDL编程] FPGA_double_DDS

说明：High performance double sinusoidal oscillator having frequency and phase programmable. -High performance double sinusoidal oscillator having frequency and phase programmable.
<bruny> 在 2025-02-07 上传 | 大小：3kb | 下载：0

[VHDL编程] dqpsk_demodulator_f_pa

说明：FSK QPSK DQPSK 等verilog 源码 及asic实现-FSK QPSK DQPSK and asic implementation such as verilog source
<nie> 在 2025-02-07 上传 | 大小：62kb | 下载：0

[VHDL编程] chuzhuchejifeiqi

说明：利用FPGA芯片控制出租车计费系统，采用Verilog HDL编写，程序简介-Control the use of FPGA chip Taxi billing system, using Verilog HDL preparation, procedures for
<王磊> 在 2025-02-07 上传 | 大小：6.83mb | 下载：0

[VHDL编程] code

说明：用dff方法实现二分频，行为描述实现二分频，二分频，投票代码，有限状态机-Dff method used to achieve two-way, behavioral descr iptions to achieve two-way, two-way, voting codes, finite state machine
<deeemon> 在 2025-02-07 上传 | 大小：1kb | 下载：0

[VHDL编程] project

说明：利用VHDL实现三个简单的程序：BCD加法器；ALU算术逻辑单元；简单密码锁设计，具有输入密码和数据比较两种功能，由M决定是写入还是开锁。而数据写入是采用列地址与输入数相结合的的方法，存入初始密码；开锁时，密码以输入，再输入的数据逐个与输入的一组数据比较，完全吻合则开锁。-The use of VHDL to accomplish three simple procedures: BCD adder ALU arithmetic lo
<张晓风> 在 2025-02-07 上传 | 大小：156kb | 下载：0

[VHDL编程] projiect

说明：简单数字系统的系统级设计，完成E1clk 时钟1/32 分频产生64K 时钟的设计-A simple system-level design of digital systems to complete E1clk clock 1/32 min 64K clock frequency generated design
<张晓风> 在 2025-02-07 上传 | 大小：119kb | 下载：0