[VHDL编程] clock

说明：vhdl经典源代码——时钟设计，入门者必须掌握-vhdl classical source code-- Clock Design, beginners must master
<jeffery> 在 2025-02-08 上传 | 大小：991kb | 下载：0

[VHDL编程] ref-sdr-sdram-vhdl

说明：基于VHDL编写的SDR-SDRAM控制器的编程，目前是业界常用的RAM控制器-VHDL prepared based on the SDR-SDRAM controller programming, is now commonly used in industry RAM controller
<wfs> 在 2025-02-08 上传 | 大小：990kb | 下载：0

[VHDL编程] CPU

说明：利用vhdl模拟实现CPU的功能，实现其中的加减乘除等多种运算-CPU utilization of vhdl simulation of the realization of the function, the realization of which, such as addition and subtraction, multiplication and division multiple computing
<张宁> 在 2025-02-08 上传 | 大小：990kb | 下载：0

[VHDL编程] Floating_Point

说明：简单的浮点的内核测试，已经验证通过，VLOGER编写-The core of a simple floating-point test has been adopted to verify, VLOGER prepared
<聂周> 在 2025-02-08 上传 | 大小：989kb | 下载：0

[VHDL编程] s3esk_picoblaze_amplifier_and_adc_control

说明：Contains bat files for direct upload of adc control to FPGA
<khoosram> 在 2025-02-08 上传 | 大小：989kb | 下载：0

[VHDL编程] DDS-baseenerator

说明：基于DDS的多模信号发生器设计DDS-based design of multi-mode signal generator-DDS-based design of multi-mode signal generator
<dick1815> 在 2025-02-08 上传 | 大小：991kb | 下载：0

[VHDL编程] FPGA-1602

说明：这是自己写的一个 基于ATEARA 公司的FPGA的 1602的程序 传上和交流交流-This is to write a FPGA-based ATEARA s 1602 program transfer and exchange on the exchange
<胥秋> 在 2025-02-08 上传 | 大小：990kb | 下载：0

[VHDL编程] baketball40s

说明：篮球40s倒计时控制器，能够预置数，并且实现报警功能，是一个课程设计的题目！-This is a baketball time controller for 40 seconds,which can provide the warning signal and the previous count,and it is a class design title.
<> 在 2025-02-08 上传 | 大小：990kb | 下载：0

[VHDL编程] iug-u

说明：这是VHDL的一些设计程序，对于需要的人来说非常实用，能够很好的解决问题
<陆云> 在 2025-02-08 上传 | 大小：990kb | 下载：0

[VHDL编程] uartlcd

说明：通过FPGA的VHDL程序实现对1602液晶的控制，此模块可以作为IP核直接调用-By FPGA VHDL program to achieve the 1602 LCD control module can be called directly as an IP core
<刘涛> 在 2025-02-08 上传 | 大小：991kb | 下载：0

[VHDL编程] Freq_gen

说明：XILINX 分频器 100MHz，1KHz， 1Hz(XILINX frequency divider 100MHz, 1KHz, 1Hz)
<hush_puppy > 在 2025-02-08 上传 | 大小：991kb | 下载：0

[VHDL编程] cnt8updown

说明：8位上下同步计数器 适宜小型练手操作 易于理解(an 8-bit up and down synchronous counter in VHDL with the following features: (1) The same ports are used for signals to be inputted and outputted. The ports are bi-directionally buffered (thr
<名之联> 在 2025-02-08 上传 | 大小：991kb | 下载：0