[VHDL编程] Verilog HDL

说明：Programming fpga's.
<Sensei> 在 2024-10-06 上传 | 大小：2253824 | 下载：0

[VHDL编程] verilog add4

说明：分两部分，基于verilog的四位和八位加法器设计，用synopsys的VCS仿真工具进行功能仿真，掌握基本的makefile编写以及linux操作。(Divided into two parts, four and eight adder based on verilog design, function simulation with synopsys VCS simulation tools, master the basic m
<yzzls> 在 2024-10-06 上传 | 大小：512000 | 下载：0

[VHDL编程] fifo

说明：基于verilog HDL的fifo设计与测试，包含设计与测试代码，以及简单的makefile编写。整个平台是基于linux操作，仿真平台是基于SYNOPSYS的vcs工具。(Based on verilog HDL fifo design and testing, including the design and test code, and simple makefile.The platform is based on Linux
<yzzls> 在 2024-10-06 上传 | 大小：15360 | 下载：0

[VHDL编程] 万年历

说明：基于FPGA的数码管显示，万年历，包括时分秒年月日的现实(Calendar FPGA digital tube display, based on reality, and the date of the time)
<A1bert> 在 2024-10-06 上传 | 大小：369664 | 下载：0

[VHDL编程] FPGA_VGA

说明：Vivado下采用Verilog语言实现VGA显示(Implementation of VGA display in Verilog language under Vivado)
<胖飞smile> 在 2024-10-06 上传 | 大小：211968 | 下载：0

[VHDL编程] 3420_PCB

说明：kjdowjf[jms;ldkm,k;lkc ;lks; jfjk;lkj dwf
<divz> 在 2024-10-06 上传 | 大小：300032 | 下载：0

[VHDL编程] 8. FILTER

说明：DIGITAL FILTER GUI matlab
<elkassas> 在 2024-10-06 上传 | 大小：896000 | 下载：0

[VHDL编程] 5.44业务配置

说明：是一种常用的router acl配置，就是一种常用的router acl配置(It's a common router ACL configuration, a common router ACL configuration)
<jiang564564> 在 2024-10-06 上传 | 大小：1024 | 下载：0

[VHDL编程] BluetoothApis

说明：dsaf,sdv,fsdj,hva,dj lbw,jbwdhv,bjOFVUOVWHCJVB,ohjvcadshjvah,xvhasvah,vcsdhck(dsv,dsjhdfasd,daokhvapHFUWP,FDKAJNDBVHIIHCNDSJ,sandiwv)
<ewqwew> 在 2024-10-06 上传 | 大小：84992 | 下载：0

[VHDL编程] an495_design_example

说明：ALTERA ers that having account in so they can help you to get your files. But to prevent overloading and abusing; We have some.ers that having account in so they can help you to get your files. But to prevent overloading
<yellowhataq> 在 2024-10-06 上传 | 大小：427008 | 下载：0

[VHDL编程] an496_design_example

说明：MAX II that having account in so they can help you to get your files. But to prevent overloading and abusing; We have some. ers that having account in so they can help you to get your files. But to prevent overloading a
<yellowhataq> 在 2024-10-06 上传 | 大小：234496 | 下载：0

[VHDL编程] Greedy_snake

说明：贪吃蛇，用SPARTAN6系列FPGA实现的贪吃蛇例程，用ISE14.7打开即可，Verilog语言(greedy_snake.rar The realization of the snake in the Verilog language Using ISE14.7)
<余杭美吧> 在 2024-10-06 上传 | 大小：7333888 | 下载：0