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[VHDL编程] Verilog数字系统设计教程(第2版)
说明:适合学习fpga的童鞋们,verilog语言数字系统设计,一本很不错的学习资料。(Suitable for learning fpga children's shoes, verilog language digital system design, a very good learning materials.)<斌河时代> 在 2024-12-30 上传 | 大小:42.06mb | 下载:0
[VHDL编程] CAN_verilog.tar
说明:CAN 2.0协议控制器,非常全面的控制器Verilog代码,可靠通信,可放心使用。(CAN Bus 2.0 Controller.)<乔风> 在 2024-12-30 上传 | 大小:33kb | 下载:0
[VHDL编程] CH14_RGMII_UDP_TEST
说明:用xilinx的SPARTAN6 实现的UDP,可通过PC机网络抓包工具进行发送和接收,增加了网络视频传输的接口,具有很好的参考价值(With the Xilinx implementation of the SPARTAN6 UDP, can be sent and received through PC network capture tools, increase the network video transmission in<suifeg> 在 2024-12-30 上传 | 大小:6.79mb | 下载:0
[VHDL编程] Edege_detect
说明:边沿检测模块,实际项目中验证; 功能:上升沿、下降沿检测(Edege detect module Func : rising_edge falling_edge detect)<郝熊> 在 2024-12-30 上传 | 大小:137kb | 下载:0
[VHDL编程] kdtree-scala-master
说明:Kd tree implementation in scala spark language<musaje> 在 2024-12-30 上传 | 大小:15kb | 下载:0
[VHDL编程] AXI-HP-ZYNQ
说明:用Vivado IPI搭建的Zynq-7000 PS到PL通信过程,使用了AXI-HP接口,利用AXI-DMA IP实现直接读写DDR的过程,软件可以配置传输尺寸。(The Zynq-7000 PS to PL communication process is built by Vivado IPI. AXI-HP interface is used, and AXI-DMA IP is used to read and write D<刘小娃> 在 2024-12-30 上传 | 大小:31.02mb | 下载:0
[VHDL编程] DDR3_controler
说明:s6和k7 fpga的ddr3 ip控制器使用说明;(S6 and K7 FPGA DDR3 IP controller use instructions)<葫芦娃的说> 在 2024-12-30 上传 | 大小:15.82mb | 下载:0