[VHDL编程] Multi_cpu

说明：多周期CPU自己课程大作业做的，亲测好用，verilog语言，适用vivado(Single cycle CPU course to do, pro - use, Verilog language, suitable for vivado)
<Alva007 > 在 2024-11-09 上传 | 大小：231kb | 下载：0

[VHDL编程] ACC_CarryIn_CarryOut

说明：This module does Accumulate operation used in dsp. Tested on fpga.
<serg_86 > 在 2024-11-09 上传 | 大小：1kb | 下载：0

[VHDL编程] ACCx42_AvalonST_Input

说明：This module does pipelined accumulate operation with 42 bit int value, usually used in dsp, Proved in Altera Stratix FPGA devices
<serg_86 > 在 2024-11-09 上传 | 大小：2kb | 下载：0

[VHDL编程] Quadrature_MACx42_AvalonSt_Input v1.0

说明：This module does Complex MAC based on Altera Stratix 2 DSP Blocks.
<serg_86 > 在 2024-11-09 上传 | 大小：85kb | 下载：0

[VHDL编程] Up_Down_Counter v1.0

说明：FPGA Up/Down couner Module
<serg_86 > 在 2024-11-09 上传 | 大小：439kb | 下载：0

[VHDL编程] RGMII_RECEIVER

说明：This module converts 4 bit DDR RGMII flow to 8 bit SDR flow, proved on Altera Cyclone 3 devices.
<serg_86 > 在 2024-11-09 上传 | 大小：1.93mb | 下载：0

[VHDL编程] RGMII_TRANSMITTER

说明：This module converts 8 bit SDR flow to 4 bit DDR RGMII flow, proved on Altera Cyclone 3 devices.
<serg_86 > 在 2024-11-09 上传 | 大小：1.95mb | 下载：0

[VHDL编程] DSP48E1_ComplexMul

说明：This module does Complex multiplication based on Xilinx DSP48E1 dsp block. Proved on xilinx Virtex 6 Devices
<serg_86 > 在 2024-11-09 上传 | 大小：649kb | 下载：0

[VHDL编程] cpu2

说明：这是在vivado平台上编写的多功能流水线cpu的实现，是我们课程实验的大作业(This is the implementation of the multi-functional pipelined CPU written on the vivado platform. It's a big job for our course experiment.)
<剑姬2 > 在 2024-11-09 上传 | 大小：15.33mb | 下载：0

[VHDL编程] leddisplay

说明：控制FPGA模块式流水灯闪烁，分为四种不同模式闪烁，(Modular pipelined flicker)
<大大大大帅哥 > 在 2024-11-09 上传 | 大小：93kb | 下载：0

[VHDL编程] fft paper

说明：an innovative approach for fft implementation
<AZXC > 在 2024-11-09 上传 | 大小：269kb | 下载：0

[VHDL编程] adder_sub_struct

说明：adder sub struct by vhdl
<abdallahreda > 在 2024-11-09 上传 | 大小：1.5mb | 下载：0