[VHDL编程] iquant

说明：
<caesar> 在 2024-11-20 上传 | 大小：13kb | 下载：0

[VHDL编程] rle

说明：用于FPGA的变长编码算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。-Variable-length encoding for FPGA HDL coding algorithms, including VHDL and Verilog code. Can be used in JPEG and MPEG compression algorithms.
<caesar> 在 2024-11-20 上传 | 大小：4kb | 下载：0

[VHDL编程] zigzag

说明：用于FPGA的Z变化算法的HDL编码，包括VHDL及Verilog代码。可用于JPEG及MPEG压缩算法。-脫脙脫脷FPGA渭脛Z 卤 盲 禄炉 脣茫 篓 渭脛HDL 卤 脿脗毛 拢 卢 掳 眉脌 篓 VHDL 录 掳 Verilog
<caesar> 在 2024-11-20 上传 | 大小：7kb | 下载：0

[VHDL编程] zigzag_decode

说明：用于FPGA的反Z变换算法的Verilog代码。可用于JPEG及MPEG压缩算法。-FPGA for the anti-Z transform algorithm of Verilog code. Can be used in JPEG and MPEG compression algorithms.
<caesar> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] main

说明：altera de2 sd 卡源程序。调试成功的-altera de2 sd card source. Debugging success
<娟娟> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] dds

说明：利用fpga实现的DDS，可输出正弦波，输出频率可调-FPGA realization of the use of DDS, sine wave output, output frequency adjustable
<qlg> 在 2024-11-20 上传 | 大小：458kb | 下载：0

[VHDL编程] key

说明：基于可编程逻辑器件FPGA的独立式键盘设计，内部具有硬件去抖动电路。值得一看-FPGA-based programmable logic device stand-alone keyboard design, the internal hardware to jitter circuit. Worth a visit
<qlg> 在 2024-11-20 上传 | 大小：165kb | 下载：0

[VHDL编程] peizhi

说明：altera详细使用配置手册，有一定的参考价值，写的比较详细-altera in detail the use of manual configuration, has a certain reference value, a more detailed written
<qlg> 在 2024-11-20 上传 | 大小：3.46mb | 下载：0

[VHDL编程] sin

说明：基于fpga的正弦波发生器设计，有一定的参考价值，写的比较详细-The sine wave generator based on FPGA design, have a certain reference value, a more detailed written
<qlg> 在 2024-11-20 上传 | 大小：618kb | 下载：0

[VHDL编程] Viterbi_RAKE

说明：这是一篇介绍用verilog语言实现viterbi译码和rake接收机的文章，实用性很强的，在这里也感谢这篇文章的作着-This is a descr iption language with verilog viterbi decoding and rake receiver of the article, very practical, here are grateful for this article was
<骆军> 在 2024-11-20 上传 | 大小：8.43mb | 下载：0

[VHDL编程] 1253

说明：基于VHDL语言的并串转换程序，有四位的并行输出转换为串行输出-Based on the VHDL language and string conversion process, there are four parallel output is converted to serial output
<Hargie> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] 3

说明：基于VHDL语言的3级序列的产生，可以循环产生周期为7的m序列 -Based on the VHDL language for selecting the three sequences, you can have a cycle for cycle 7 m sequence
<Hargie> 在 2024-11-20 上传 | 大小：3kb | 下载：0