[VHDL编程] filters_FPGA.pdf.tar

说明：Implementation of filter in VHDL
<Manas> 在 2024-11-20 上传 | 大小：5.82mb | 下载：0

[VHDL编程] elevator

说明：用DE2的板子实现电梯的基本功能，如上下楼，在电梯内按楼层，1至4楼的人上下楼等功能-using the DE2 board to being a elevator.
<未莘> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] proyecto_reloj_2

说明：Este es el codigo de un proyecto de reloj que cuenta segundos, horas y minutos
<Gerald> 在 2024-11-20 上传 | 大小：339kb | 下载：0

[VHDL编程] DE2_115_CAMERA

说明：cycloneIV开发板完成图像数据采集，色彩空间转换，SDRAM存取数据，VGA控制等-CycloneIV development board to complete the image data acquisition, color space conversion, SDRAM access to data, VGA control etc
<yanjing> 在 2024-11-20 上传 | 大小：22.64mb | 下载：0

[VHDL编程] Radix_4

说明：Verilog for radix algo
<kartik> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Ram_test

说明：SRAM IS61LV64读写 经检验ok下载板子成功读写-SRAM IS61LV64 reader board successfully been tested ok download reader
<棠> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] ep2c8ptft

说明：EP2C8Q208 TFT LCD彩屏VHDL工程，含SDRAM、PLL等内容。-EP2C8Q208 TFT LCD color screen VHDL projects, including SDRAM, PLL and other content.
<xrtu> 在 2024-11-20 上传 | 大小：1.2mb | 下载：0

[VHDL编程] LFSR

说明：Verilog code for an 8-bit LFSR
<baboy> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] test1

说明：一 继续熟悉ISE 和Modelsim的使用，按照实验手册进行练习。 二 写一个完整的entity和architecture， 用逻辑函数构建一个1位的全加器，并用ise进行语法检查和 综合。 -Use a continue to familiar with ISE and Modelsim, practice in accordance with the experimental manual. Two write a c
<Jin> 在 2024-11-20 上传 | 大小：4kb | 下载：0

[VHDL编程] test2

说明：实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -Th
<Jin> 在 2024-11-20 上传 | 大小：24kb | 下载：0

[VHDL编程] test3

说明：请设计一个4位的位移寄存器，要求如下： 1） 异步复位 2） 同步加载 3） 能够完成左移，右移。位移的方式能够支持算术，逻辑，和循环位移。 4） 完成仿真，证明功能正确。 5） 能看到综合结果。 注： 不需要一个bit的输入位，并行加载即可，输出也采用并行输出 -Please design a 4 bit shift register, requirements are as follows:
<Jin> 在 2024-11-20 上传 | 大小：29kb | 下载：0

[VHDL编程] adder

说明：实验要求： （1）画出5位逐级进位和超前进位加法器的电路图，要求在图中表明输入、输出信号、中间信号等全部相关的信号，且信号命名应和图中的标注一一对应； （2）不能使用课本中的FOR循环语句，VHDL的赋值语句应和电路图一一对应； （3）VHDL代码和仿真波形要保存。 （4）关于超前进位加法器，可以参照课本P160设计。 （5） 要求提交设计报告，按照深大实验报告的标准格式，同时需要代码，仿真结果和综合电路图。 -Th
<Jin> 在 2024-11-20 上传 | 大小：36kb | 下载：0