[VHDL编程] video_shape_center

说明：FPGA将二值化的视频提取目标的位置信息，最终计算出目标的型心。-FPGA binarized video extract location information of the target, the final calculation of the target core.
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[VHDL编程] dsp_link_tx16

说明：FPGA到TS201的link_port接口，以16位的数据格式传输到DSP。-FPGA to TS201 s link_port interface, 16-bit data format for transmission to the DSP.
<xiaomei> 在 2024-11-20 上传 | 大小：153kb | 下载：0

[VHDL编程] DSCH2

说明：VLSI compiler or nano chip designer.
<Nahid> 在 2024-11-20 上传 | 大小：1.21mb | 下载：0

[VHDL编程] lec_Chap2

说明：Verilog Hardware Descr iptive Language
<asquare> 在 2024-11-20 上传 | 大小：915kb | 下载：0

[VHDL编程] source

说明：VHDL Altera example code
<newyoon> 在 2024-11-20 上传 | 大小：11.83mb | 下载：0

[VHDL编程] phase-locked-loop-implementation

说明：在FM0数据解码时，利用锁相环生成数据同步时钟信号。文件为锁相环实现。Verilog HDL-When FM0 decoding data using the phase-locked loop generates the data synchronizing clock signal. File for phase-locked loop implementation.Verilog HDL
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[VHDL编程] ADC_handle

说明：针对ADC器件AD9226的数据采集处理流程，针对手册时序做的有效数据输出控制。Verilog HDL- ADC AD9226 data acquisition device for processing flow for the manual timing do valid data output control.Verilog HDL
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[VHDL编程] decode

说明：通信数据中FM0数据的解码接收，解码数据和输出同步时钟。Verilog HDL-FM0 decoding the received data in the communication data, the decoded data and outputs sync clock。Verilog HDL
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[VHDL编程] 32-bit-division-design-In-Verilog

说明：32位除法器，基于状态机设计，使用Verilog实现-32-bit division based on state machine. Using Verilog
<yangd> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] normCORDIC_VHDL

说明：用VHDL写的CORDIC算法下求距离的一个模块，经测试可用精度高-By seeking lower write VHDL distance CORDIC algorithm module, the test can be used with high precision
<Size Xiao> 在 2024-11-20 上传 | 大小：3kb | 下载：0

[VHDL编程] eup

说明：It is the HDL and MATLAB code for image processing in Modelsim.
<M> 在 2024-11-20 上传 | 大小：29kb | 下载：0

[VHDL编程] TVout

说明：TV Output for Xilinx FPGAs
<MelihK> 在 2024-11-20 上传 | 大小：16kb | 下载：0