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[VHDL编程] transfer_1
说明:EDA实验--UART串口实验:UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位,次序遵循1位起始位、8位数据位(假定数据位为8位)、1位校验位(可选)、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的,发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位,确定rxd<黄龙> 在 2024-11-19 上传 | 大小:2kb | 下载:0
[VHDL编程] kevin_timer
说明:FPGA 上的数字秒表及完整的显示功能。-FPGA digital stopwatch and complete display.<chen> 在 2024-11-19 上传 | 大小:1kb | 下载:0
[VHDL编程] addersubtractor
说明:可以实现加法和减法的VHDL源码,可以在FPGA上运行-Addition and subtraction can realize the VHDL source code can be run in FPGA<chen> 在 2024-11-19 上传 | 大小:1kb | 下载:0