[VHDL编程] jtdkz

说明：欢迎大家下载，vhdl编写的交通灯控制原代码，谢谢欢迎大家下载，vhdl编写的交通灯控制原代码，-Welcome everyone to download, vhdl traffic lights to control the preparation of the original code, Thank you, everyone welcome to download, vhdl traffic lights to control
<蒋乃乾> 在 2024-11-19 上传 | 大小：97kb | 下载：0

[VHDL编程] asd

说明：欢迎大家下载 ，vhdl编写的交通灯控制原代码，-Welcome everyone to download, vhdl traffic lights to control the preparation of the original code,
<蒋乃乾> 在 2024-11-19 上传 | 大小：29kb | 下载：0

[VHDL编程] eda

说明：用VHDL编的两位BCD加法器用VHDL编的两位BCD加法器-Using VHDL made two BCD adder VHDL transparencies made two BCD adder
<王海峰> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] gh_uart_16550_080407

说明：FPGA开发中常用的串口模块，经过本人调试，非常实用-Commonly used in FPGA development serial module, after I debug, very useful
<libin> 在 2024-11-19 上传 | 大小：16kb | 下载：0

[VHDL编程] problems123

说明：VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，-Design Reuse with VHDL, the designed capacity of large-scale, readable, and easy to com
<jing> 在 2024-11-19 上传 | 大小：25kb | 下载：0

[VHDL编程] SELLER

说明：基于verilog HDL的自动售货机控制电路设计: 可以对5种不同种类的货物进行自动售货,价格分别为A=1.00,B=1.50,C=1.80,D=3.10,E=5.00 。售货机可以接受1元,5角,1角三种硬币(即有三种输入信号IY,IWJ,IYJ),并且在一个3位7段LED(二位代表元,一位代表角)显示以投入的总钱数，最大9.90元，如果大于该数值，新投入的硬币会退出,选择货物的输入信号Ia,Ib,Ic,Id,Ie和一个放弃信号
<chenyi> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] alu

说明：4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出。-4bit ALU (arithmetic logic unit) design is given in the design of alu input and output structure an
<chenyi> 在 2024-11-19 上传 | 大小：1kb | 下载：0

[VHDL编程] multiplier

说明：booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder-booth multiplier:
<chenyi> 在 2024-11-19 上传 | 大小：3kb | 下载：0

[VHDL编程] systolic

说明：脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器-Pulse Multiplier: a GF (2m) domain on the Digit-Serial pulsation structure (Systolic) the multiplier
<chenyi> 在 2024-11-19 上传 | 大小：2.44mb | 下载：0

[VHDL编程] multiplier

说明：8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用
<chenyi> 在 2024-11-19 上传 | 大小：9kb | 下载：0

[VHDL编程] vhdl_180gelizi

说明：VHDL的一些实例。 有加法器。存储器之类的。基本模块-Some examples of VHDL. Have adder. Like memory. Basic modules
<KKKK> 在 2024-11-19 上传 | 大小：110kb | 下载：0

[VHDL编程] 16_multi

说明：16*16有符号乘法器的  编码方式：Booth编码，  拓扑结构：简单阵列  加法器：Ripple Carry Adder-16* 16 multiplier symbols have the
<chenyi> 在 2024-11-19 上传 | 大小：30kb | 下载：0