[VHDL编程] delta-sigma-DAC

说明：根据FPGA的∑-Δ D/A转换器的设计与实现策略，∑-Δ DAC的内部仅由2个10位的二进制加法器，1个10位的锁存器和一个D触发器组成，用FPGA实现时只需耗费极少的逻辑资源，即使用最小的FPGA也能实现。这是∑-Δ DAC实现的verilog语言-According to the FPGA Σ-Δ D/A converter design and implementation strategies, Σ-Δ DAC' s i
<王凌> 在 2025-02-02 上传 | 大小：1.27mb | 下载：0

[VHDL编程] BASYS2_CLOCK

说明：基于xilinx basys2开发板 实现数字钟功能-Development board based on xilinx basys2 digital clock function
<曾昶畅> 在 2025-02-02 上传 | 大小：248kb | 下载：0

[VHDL编程] multi-CPU

说明：Verilog开发的能下载到FPGA实验板上运行的多周期CPU-Verilog can be downloaded to the FPGA development board running experiments multi-cycle CPU
<gtx> 在 2025-02-02 上传 | 大小：1.95mb | 下载：0

[VHDL编程] vertex5_digilent_emac0_1gbps

说明：Digilent公司开发板GENESYS板载1Gbps网口实现驱动程序，实现回环模式的发送。-Digilent development board GENESYS onboard 1Gbps ethernet driver, send the loopback mode
<黄悦> 在 2025-02-02 上传 | 大小：6.72mb | 下载：0

[VHDL编程] SERDES_Introduction

说明：SERDES & CDR Fundamental SERDES Measurements How to Evaluate a SERDES Device? High Speed Design Consideration
<xu> 在 2025-02-02 上传 | 大小：1.25mb | 下载：0

[VHDL编程] DDS_dac9764

说明：verilog语言编写的DDS信号源，采用DAC9764-verilog DDS signal source language, using DAC9764
<孙辛泉> 在 2025-02-02 上传 | 大小：602kb | 下载：0

[VHDL编程] EDApinlvji

说明：EDA频率计程序 EDA频率计程序-Frequency meter program EDA EDA EDA frequency meter frequency meter program procedures
<胡鸿飞> 在 2025-02-02 上传 | 大小：8kb | 下载：0

[VHDL编程] KEY_PWM

说明：fpga产生可调的PWM波形,通过按键去控制其占空比-adjustable PWM waveform generated by fpga , through the buttons to control its duty cycle
<孙辛泉> 在 2025-02-02 上传 | 大小：1.48mb | 下载：0

[VHDL编程] vendingmachine

说明：描述了一个简单的自动售货机模型，并附带Testbanch对各种情况进行了仿真。-Describes a simple model of a vending machine, and comes Testbanch variety of situations were simulated.
<周宇> 在 2025-02-02 上传 | 大小：91kb | 下载：0

[VHDL编程] 4x4-Keypad

说明：fpga的一个小程序用于3s500e 4*4键盘模块-fpga is a small program used 3s500e 4* 4 keyboard module
<Clare> 在 2025-02-02 上传 | 大小：274kb | 下载：0

[VHDL编程] TLC549

说明：tlc549AD芯片的采样程序，但是基于AD芯片的采样率的限制，最大也就50khz左右-Tlc549AD chip sampling procedure, but the limitation of sampling rate based on the AD chip, the biggest is about 50 KHZ
<十禅> 在 2025-02-02 上传 | 大小：2.65mb | 下载：0

[VHDL编程] a

说明：用verilog实现除法器，调用了ip核，不仅有源代码，还有测试程序的时序编写-verilog ise divider
<炎静> 在 2025-02-02 上传 | 大小：1kb | 下载：0