[VHDL编程] fsk

说明：使用quartus13.0 搭建的FSK调制解调仿真系统使用了DDS技术和正交相关解调。-Quartus13.0 built using FSK modulation and demodulation simulation system uses DDS technology and quadrature coherent demodulation.
<Dxm> 在 2025-02-02 上传 | 大小：14.58mb | 下载：0

[VHDL编程] pulse_gen

说明：Pulse generator using VHDL for most of FPGAs
<Mehran> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] waveform

说明：The waveform of pulse generator code
<Mehran> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] control

说明：The Pipeline SPIN model using VHDL
<Mehran> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] decode

说明：The pipeline SPIN VHDL code (decode part)
<Mehran> 在 2025-02-02 上传 | 大小：1kb | 下载：1

[VHDL编程] execute

说明：The pipeline SPIN VHDL code (execute part)
<Mehran> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] TimeClock

说明：能够在max3上显示24小时，并且具有定时功能，能够设定闹钟，具有正点报时-Max3 can display 24 hours, and has a timer function, be able to set the alarm, with punctual timekeeping
<段军> 在 2025-02-02 上传 | 大小：4.83mb | 下载：0

[VHDL编程] fetch

说明：The pipeline SPIN VHDL code (fetch part)
<Mehran> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] memory

说明：The pipeline SPIN VHDL code (memory part)
<Mehran> 在 2025-02-02 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：verilog hdl 编写的八位数码管24进制的数字钟，含清零功能-verilog hdl written eight digital tube 24 hex digital clock, with clear function ...
<少宇> 在 2025-02-02 上传 | 大小：1.88mb | 下载：0

[VHDL编程] acquisition_ad9887a1.3

说明：FPGA 将ad9887a输出的数据写入FIFO_00中，并计数输入的点频，行频和当前行频。将计数的点频，行频和场频数，以及行场信号输出信号（高电平有效）。 点频计数值为前一行的数据量。行频计数输出是前一场的计数。当前行频计数输出是当前行在这一场的行数。-FPGA will ad9887a output data is written FIFO_00 in and point counting input frequency, li
<周新云> 在 2025-02-02 上传 | 大小：543kb | 下载：0

[VHDL编程] zhengxianbo

说明：正弦波发生器，基于verilog语言编写的，不用用DAC模块，直接输出0和1电频，经过RC滤波后就可得到波形-Sine wave generator, based on verilog language, do not use the DAC module, direct output power frequency 0 and 1, RC-filtered waveform obtained after
<王凌> 在 2025-02-02 上传 | 大小：1.99mb | 下载：0