[VHDL编程] RS

说明：通过verilog hdl语言实现RS编码器与译码器的设计-Verilog hdl language through the RS encoder and decoder design
<李永超> 在 2025-02-02 上传 | 大小：26kb | 下载：0

[VHDL编程] chengfaqi

说明：通过verilog hdl语言实现伽罗华域GF（q）乘法器设计-By verilog hdl language Galois field GF (q) Multiplier
<李永超> 在 2025-02-02 上传 | 大小：2kb | 下载：0

[VHDL编程] SUANSHUJISUAN

说明：通过verilog hdl实现加法器乘法器，除法器的设计-Achieved through verilog hdl adder multiplier, divider design
<李永超> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] data

说明：通过verilog hdl实现对数据的比较，分配器选择-Verilog hdl achieved through the comparison of the data, the distributor selection
<李永超> 在 2025-02-02 上传 | 大小：6kb | 下载：0

[VHDL编程] Digital-clock

说明：数字时钟6位数码管显示。主要器件为74ls48和74ls160 /74ls161。功能：1.显示时、分、秒。2. 可以24小时制或12小时制。3. 具有校时功能-Digital clock six digital tube display. Main components of 74ls48 and 74ls160/74ls161. Features: 1. Shows hours, minutes, seconds. (2) a 24
<苏婧> 在 2025-02-02 上传 | 大小：490kb | 下载：0

[VHDL编程] SiDianDingWei

说明：用FPGA控制、Verilog HDL语言编写、实现在已知四点的情况下测量任意一点的功能-Using FPGA control, Verilog HDL language and realized in the case of the known four-point measurement function at any point
<姜敏敏> 在 2025-02-02 上传 | 大小：705kb | 下载：0

[VHDL编程] clock_gating

说明：在FPGA里运用Verilog HDL编写实现门控时钟，而不产生毛刺-In the FPGA using Verilog HDL prepared to achieve clock gating, without glitches
<姜敏敏> 在 2025-02-02 上传 | 大小：238kb | 下载：0

[VHDL编程] demo

说明：NiosII的C代码,包括网卡,lcd,usb,串口,按键.-NiosII C code, including network cards, lcd, usb, serial, key.
<julie> 在 2025-02-02 上传 | 大小：205kb | 下载：0

[VHDL编程] caitiao

说明：QuartusII软件写的四条竖彩条信号，通过ADV7171芯片转成模拟信号在监视屏上显示。-The color bar signal which are writen by VHDL ，with the data of the signal converted to analog signal by ADV7171 ，are showed on TV monitor .
<丁会> 在 2025-02-02 上传 | 大小：4.44mb | 下载：0

[VHDL编程] blank

说明：监控摄像头传入数据，通过芯片TVP5150转换成数字信号，其中sav_check.vhd检测帧头，converter.vhd将信号转换成Y，Cb，Cr格式，最后write_blank.vhd重新组建完整数字信号，最后通过ADV7171转成模拟信号输出到监视器上。这中间，可以对Y做各种图像处理，如滤波处理，均衡处理，只需要在converter之后添加处理文件即可。-Surveillance camera incoming data thr
<丁会> 在 2025-02-02 上传 | 大小：6.28mb | 下载：0

[VHDL编程] behaviour_lot

说明：lot of program in the behaviour model using vhdl languag that will help for othres
<Dhiraj Gajbhiye> 在 2025-02-02 上传 | 大小：163kb | 下载：0

[VHDL编程] uart16750_latest.tar

说明：UART Module VHDL CODE TESTED ON FPGA
<dave> 在 2025-02-02 上传 | 大小：134kb | 下载：0