[VHDL编程] FPGA-DSP

说明：vhdl编写的FPGA与DSP接口程序，在FPGA内分配了两块双BUFFER与DSP进行通信-vhdl prepared FPGA and DSP interface program, the FPGA within the allocated 2 pairs of BUFFER to communicate with the DSP
<zhaojun> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] vb1

说明：VB编写的仿真实电子琴操作界面，包含与FPGA串口通信的功能-VB, real keyboard simulation interface, contains the FPGA serial communication function
<姜利> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] 1

说明：使用force和release语句，这种方法不能准确反映双向端口的信号变化，但这种方法可以反映块内信号的变化。具体如示：-Use of force and release statements, this method does not accurately reflect the bi-directional port of the signal changes, but this method can reflect the cha
<lili> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] Frame_2D

说明：自己编写的通用2维框架结构，可以计算模态、静力、动力响应-A 2D fr a me building of ANSYS developed by myself, can calculate modal, static and dynamic response
<Wang Yan> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] uart

说明：基于spartan3e的串口驱动程序，使用verilog编写-Based spartan3e serial driver, written using the verilog
<zhangjian> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] DDS_Adder

说明：DDS加法程序，用verilog程序写成，在FPGA的中实现-DDS addition procedures, written with verilog program, implemented in the FPGA' s
<胡浩> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] uart-txblock

说明：vhdl实现了UART的数据发送，将八位并行数据转成串行数据输出，并加上起始位和奇偶校验位，停止位。-vhdl UART data transmission realized, the eight parallel data into serial data output, plus the start bit and parity bits, stop bits.
<刘毅> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] ds18b20_verilgo

说明：艾米电子的verilog HDL描述的DS18B20的程序-Amy verilog HDL descr iption of the procedures DS18B20
<飞星> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] Verilogexample

说明：比较好的fpga的例子 对于入门使用的是很管用的-Fpga good example for the entry is very useful to use
<wy> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] IS61WV51216BLL

说明：备注：使用的是VeriLog HDL语言 软件环境xilinx ISE 10.1，硬件：高教仪EXCD-1FPGA电路板。FPGA信号：spartan-3e . 功能编写硬件描述性语言实现FPGA对板上外设SRAM IS61WV51216BLL的读写，通过串口发送到上位机上，使用串口助手显示读取的数据。-Note: Use the VeriLog HDL language software environment xilinx
<李钿> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] RS232

说明：It s combination logic for UART. Edited in verilog-HDL.
<kim> 在 2025-02-02 上传 | 大小：5kb | 下载：0

[VHDL编程] LinPF_RLS

说明：VHDL code for linear prediction filter based on RLS (recursive least square). Filter order is set to 4, bit precision set to 12 bits for input and output. Signals are complex signals.
<徐滨> 在 2025-02-02 上传 | 大小：5kb | 下载：0