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[VHDL编程] VERILOG-HDL-Study
说明:verilog HDL语言学习,讲解十分详细,初学提高都有帮助-Verilog HDL language learning, on the very detailed, beginner improve have helped<fan> 在 2025-02-05 上传 | 大小:3.98mb | 下载:0
[VHDL编程] Verilog-UART
说明:功能:UART串口通讯实信实验 描述:本程序共四个模块 模块1:接收数据的波特率发生模块,接收模块在接收到下降沿时,通过标志位启 动该模块的波特率计数器,并在计数中返回一个采样标志位给接受模块, 通知接收模块采样; ---------------------------------------------------------------------- 模块2:数据接收模块,该模块一旦监测到数据输<mrmu> 在 2025-02-05 上传 | 大小:16kb | 下载:0