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[VHDL编程] viterbi-deoder
说明:viterbi decoder with constraint length 7,4<arev> 在 2025-02-06 上传 | 大小:1kb | 下载:0
[VHDL编程] pnsequence.v
说明:pn sequence generator in verilog<pavanteja> 在 2025-02-06 上传 | 大小:1kb | 下载:0
[VHDL编程] frequency---base-on-verilog
说明:基于verilog的数字频率计设计(源码)-frequency design base on verilog<afei> 在 2025-02-06 上传 | 大小:1kb | 下载:0
[VHDL编程] divid_frequency_7
说明:实现对输入时钟的7分频处理。使用计数器,对输入时钟进行了分频,但这样存在缺陷,有可能造成输出时钟的不稳定。-Seven points of the input clock frequency processing. Counter, on the clock input of a frequency dividing, but such defects, it may cause instability of the output cl<李丽> 在 2025-02-06 上传 | 大小:154kb | 下载:0