[VHDL编程] lab5

说明：Verilog 程序 可以实现带进位的8bit加法和减法-The Verilog procedures can achieve 8bit addition and subtraction with carry
<Xin wang> 在 2025-02-06 上传 | 大小：245kb | 下载：0

[VHDL编程] fp_prj

说明：这是自己编写的一个流水灯程序 通过修改cs的值可实现方向的翻转 但是没有接入案件功能 需要的同学可自行添加 使用quartus12编译 modelsim10.1仿真-This is a program I have written a light water can be achieved by modifying the value of cs direction flip but no access cases feature re
<李之如> 在 2025-02-06 上传 | 大小：2.01mb | 下载：0

[VHDL编程] verilog

说明：用verilog编写的实用电话计费器程序 -The telephone billing procedures written in verilog
<王伟> 在 2025-02-06 上传 | 大小：13kb | 下载：0

[VHDL编程] S16_ADC_NEW

说明：ADC7923的verilog程序，spi配置的，测试可用-ADC7923 verilog program, spi configuration, testing available
<陈林> 在 2025-02-06 上传 | 大小：152kb | 下载：0

[VHDL编程] fir

说明：16阶的FIR滤波器的verilog文件，包含了测试报告。-16 order FIR filter verilog file contains a test report.
<luna> 在 2025-02-06 上传 | 大小：41kb | 下载：0

[VHDL编程] DDSFPGA

说明：在fpga中实现的DDS程序，程序，测试可用-DDS program, implemented in fpga program, the test can be used
<陈林> 在 2025-02-06 上传 | 大小：684kb | 下载：0

[VHDL编程] video_add_program

说明：用FPGA实现的视频叠加系统，电子设计大赛的，程序-FPGA implementation of video overlay system, Electronic Design Contest, the program
<陈林> 在 2025-02-06 上传 | 大小：3.75mb | 下载：0

[VHDL编程] stack_16x8

说明：VHDL语言写的16x8堆栈模块设计，存储器全满时给出信号并拒绝继续存入；读出时按后进先出原则；存储数据一旦读出就从存储器中消失；有相应的testbech文件，经测试可用。对小型设计很有用！欢迎下载交流学习。-Write VHDL 16x8 stack module design, memory signal is given full and refused to continue the deposit readout LIFO
<电工> 在 2025-02-06 上传 | 大小：1kb | 下载：0

[VHDL编程] CICzhengli

说明：整合本站所有CIC滤波器能用的下载，并给出最好的选择，节省您的时间，花一次费用享受多次代码下载-Integration site CIC filter can download and gives the best choice, saving you the time to spend a one-time cost to enjoy several Codes
<胡昊波> 在 2025-02-06 上传 | 大小：59kb | 下载：0

[VHDL编程] fpgaUPDW

说明：fpga上下变频混频实现，其中CIC采用多种方法设计，自己花两个星期编写，中文注释，浅显易懂-fpga up and down conversion mixer implemented which CIC using a variety of methods designed, he spent two weeks writing notes in Chinese, easy to understand
<胡昊波> 在 2025-02-06 上传 | 大小：2kb | 下载：0

[VHDL编程] MS-final-project

说明：DLX 5级流水 实现所有功能 包括跳转指令-DLX 5 stage pipeline to achieve all functions including jump instruction
<caoshengkai> 在 2025-02-06 上传 | 大小：18.53mb | 下载：0

[VHDL编程] div

说明：两个3位二进制数的除法，结果（整数商）输出到数码管显示-verilog multply
<晓珊> 在 2025-02-06 上传 | 大小：1kb | 下载：0