[VHDL编程] divid_frequency_16

说明：使用计数器，对输入时钟进行了分频，但这样存在缺陷，有可能造成输出时钟的不稳定。-Counter, on the clock input of a frequency dividing, but such defects, it may cause instability of the output clock.
<李丽> 在 2025-02-06 上传 | 大小：155kb | 下载：0

[VHDL编程] M31serial

说明：码长为31的M序列产生器，实现码长为31的M序列发生器的功能-Code length of 31 M-sequence generator, the code length of 31 in the M-sequence generator function
<李丽> 在 2025-02-06 上传 | 大小：55kb | 下载：0

[VHDL编程] selector3to1

说明：三选一数据选择器，完成三个中选一个出口的功能，可以根据需要，进行改编-Three data selector, completed a three selected export function may need to adapt
<李丽> 在 2025-02-06 上传 | 大小：28kb | 下载：0

[VHDL编程] contador-caso-especial-y-procedimientos

说明：contadores y ejemplos de diseñ o en verilog
<ramiroavalosvega> 在 2025-02-06 上传 | 大小：3.95mb | 下载：0

[VHDL编程] PARITY-CHECK

说明：this vhdl code for parity check is very helpful while coding and decoding , Implementing this in an cpld of fpga is very easy and it can be used as a subpart of any embededd design such as multiplexers , Decoders etcv -t
<srivhdl> 在 2025-02-06 上传 | 大小：8kb | 下载：0

[VHDL编程] n-bit

说明：n bit parity generator is a versatile program that adds parity bits for any length of data the user enters . It accurately adds parity bits on the MSB and solves the problem during any kind of digital communication proto
<srivhdl> 在 2025-02-06 上传 | 大小：7kb | 下载：0

[VHDL编程] lcd_dis_ok

说明：lcd液晶显示屏驱动程序，在fpga开发板上使用，欢迎下载使用。-LCD driver lcd fpga development board, welcome to download.
<宋盛> 在 2025-02-06 上传 | 大小：2kb | 下载：0

[VHDL编程] DE2_SD_Card_Audio

说明：基于DE2的SD卡audio读写程序，可以播放音乐文件-Based on the DE2 audio SD card read and write procedures, can play music files
<站站长> 在 2025-02-06 上传 | 大小：562kb | 下载：0

[VHDL编程] 2-25

说明：这个是有关抢答器的代码，主要是针对Verilog语言的，包含详细的模块设计图，设计文档以及整个模块设计的代码和架构图。-This is the code Responder Verilog language, contains a detailed module design, design documentation, as well as the entire module design code and architecture
<魏莆翀> 在 2025-02-06 上传 | 大小：3.33mb | 下载：0

[VHDL编程] ise

说明：这个是主要以picoblaze 为核心的串口，而且超级终端可以显示输入的字符，led的输出显示开关运算的结果。-This is the the main serial picoblaze core and HyperTerminal can show the character of the input and output led switching operation results.
<魏莆翀> 在 2025-02-06 上传 | 大小：1.71mb | 下载：0

[VHDL编程] qiangdaqi_new

说明： 这个是针对按键抢答的模块设计，但特点是主持人说开始抢答，一直到结束，都有声音的输出（有pcm的描述）-The this button Responder module design, but the host said began to answer in, until the end, have a sound output (pcm descr iption)
<魏莆翀> 在 2025-02-06 上传 | 大小：1.78mb | 下载：0

[VHDL编程] UART

说明：verilog语言编写在CPLD上构建一个遵循串口通信规范的程序-verilog language serial procedures
<邹宇汉> 在 2025-02-06 上传 | 大小：157kb | 下载：0