[VHDL编程] Phone-meter

说明：这是电话计费器的Verilog源程序，已经编译通过，可以直接使用-This is a call accounting device Verilog source code, has been compiled by, can be used directly
<莫然> 在 2025-03-19 上传 | 大小：16kb | 下载：0

[VHDL编程] Three-state-bidirectional-drive

说明：这是三态双向驱动器的Verilog源程序，已经编译通过，可以直接使用-This is a tri-state bi-directional drive the Verilog source code, has been compiled by, can be used directly
<莫然> 在 2025-03-19 上传 | 大小：197kb | 下载：0

[VHDL编程] Long-frame-synchronous-clock

说明：这是长帧同步时钟产生的Verilog源程序，已经编译通过，可以直接使用-This is a long fr a me sync clock generated Verilog source code, has been compiled by, can be used directly
<莫然> 在 2025-03-19 上传 | 大小：181kb | 下载：0

[VHDL编程] Variable-mode--counter

说明：这是可变模加减计数器的Verilog源程序，已经编译通过，可以使用-This is the variable mode subtraction counter Verilog source code, has been compiled by, you can use
<莫然> 在 2025-03-19 上传 | 大小：204kb | 下载：0

[VHDL编程] ram_verilog

说明：本程序用verilog实现实现了RAM读写功能-This programe describe the properties of reading and writing ram.
<lipeng> 在 2025-03-19 上传 | 大小：313kb | 下载：0

[VHDL编程] CISC_16Data_24Addr

说明：CISC (16bit data & 20bit address)
<> 在 2025-03-19 上传 | 大小：4.58mb | 下载：0

[VHDL编程] clock-a-stopwatch

说明：基于DE2-70平台，可实现功能： 1、在LCD上显示时间 2、在数码管上显示跑表-DE2-70-based platform, enabling functions: 1、display time on the LCD 2、display stopwatch the digital tube
<Robert> 在 2025-03-19 上传 | 大小：2kb | 下载：0

[VHDL编程] 1

说明：可编程逻辑器件课件全套 + 实验指导书 + 英文详细教程-Full set of programmable logic devices courseware books+ English+ experiments detailed tutorial guide
<liuhao> 在 2025-03-19 上传 | 大小：13.36mb | 下载：0

[VHDL编程] 1

说明：Quartus_II官方教程-详细中文版 -Quartus_II Official tutorials- detailed Chinese version
<liuhao> 在 2025-03-19 上传 | 大小：3.92mb | 下载：0

[VHDL编程] FPGA-and-DS18B20

说明：FPGA与测温芯片DS18B20的通信实现，用verilog语言编写。有实际验证过的工程，有实验报告，有DS18B20的资料，适合快速了解。-FPGA chip with the DS18B20 temperature achieved with verilog language. Verified with the actual project, there are experimental reports, the DS18B20
<r> 在 2025-03-19 上传 | 大小：1.15mb | 下载：1

[VHDL编程] 3fifo_fifo

说明：程序实现了FPGA内部FIFO之间的数据传输。已通过modelsim调试！-Procedures to achieve the data transmission between the FPGA internal FIFO. Modelsim has passed debugging!
<袁官福> 在 2025-03-19 上传 | 大小：8.7mb | 下载：0

[VHDL编程] 3ram_ram

说明：程序实现了FPGA内部RAM之间的数据传输。采用了3片RAM+RAM的结构形式。已通过调试-Procedures to achieve the data transmission between the FPGA internal RAM. Uses 3 RAM+RAM structure. Has passed through debugging
<袁官福> 在 2025-03-19 上传 | 大小：27.26mb | 下载：0