[VHDL编程] FifoAndTestbench

说明：这是一个verilog编写的同步fifo和testbench的设计-It is a synchronous fifo and testbench design with verilog
<王强> 在 2025-03-17 上传 | 大小：2kb | 下载：0

[VHDL编程] SPIVerilog

说明：这是一个SPI串行总线接口的Verilog实现-It is a Verilog SPI serial bus interface implementation
<王强> 在 2025-03-17 上传 | 大小：2kb | 下载：0

[VHDL编程] SPORT_BUS

说明：A verilog code for analog devices SPORT bus.-A verilog code for analog devices SPORT bus.
<tomere> 在 2025-03-17 上传 | 大小：1kb | 下载：0

[VHDL编程] dct01

说明：Verilog编写的串口通讯下解码状态机-Verilog serial communication prepared under the decoder state machine
<tagpair> 在 2025-03-17 上传 | 大小：287kb | 下载：0

[VHDL编程] Vhdl-IO

说明：Vhdl method of writing input Output -Vhdl method of writing input Output
<TA> 在 2025-03-17 上传 | 大小：38kb | 下载：0

[VHDL编程] CPU

说明：lab peogram CPU on kit Atera. mov/ movi / add/ sub lab 9 + lab 10
<ichada> 在 2025-03-17 上传 | 大小：366kb | 下载：0

[VHDL编程] vpi

说明：showing usage of PLI
<user2011> 在 2025-03-17 上传 | 大小：7kb | 下载：0

[VHDL编程] iic_verilog

说明：完整的IIC MASTER,verilog 的，进过验证的-IIC Master for fpga with verilog
<wang ebo> 在 2025-03-17 上传 | 大小：23kb | 下载：0

[VHDL编程] writing-testbench

说明：教你如何写VHDL或VerilogHDL的testbench文件，非常有利于FPGA的波形仿真-Teaches you how to write VHDL or VerilogHDL the testbench file, is very conducive to the waveform simulation of FPGA
<赵明臣> 在 2025-03-17 上传 | 大小：12.06mb | 下载：0

[VHDL编程] Full.adder

说明：Verilog的RTL级别全加器和测试平台，测试通过-Verilog RTL level full adder and test benck
<> 在 2025-03-17 上传 | 大小：1kb | 下载：0

[VHDL编程] Gate.level.adder

说明：Verilog 门电路级别的全加器，测试通过-Verilog Gate Level adder and testbenck
<> 在 2025-03-17 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo89

说明：一个先进先出缓冲器的vhdl源代码，深度是8，宽度是9位。-A FIFO CODE IN VHDL.
<巍山劲松> 在 2025-03-17 上传 | 大小：1kb | 下载：0