[VHDL编程] CONTROL_DAC

说明：Seno Generator, for Altera DE2-70 This is a generator of seno signal and the output will be displayed in the VGA DAC of the board
<Felix> 在 2025-03-17 上传 | 大小：3kb | 下载：0

[VHDL编程] Promediador

说明：This a Promediator for the Altera DE2-2 it use a looktable for obtein the data and then promediates the current sample with 3 past samples.-This is a Promediator for the Altera DE2-2 it use a looktable for obtein the dat
<Felix> 在 2025-03-17 上传 | 大小：8kb | 下载：0

[VHDL编程] Multiplicador

说明：This a Generic multiplicator.-This is a Generic multiplicator.
<Felix> 在 2025-03-17 上传 | 大小：5kb | 下载：0

[VHDL编程] INC_DEC_GEN

说明：This an Generic Incrementer - Decrementer made wid flip-flops in VHDL-This is an Generic Incrementer - Decrementer made wid flip-flops in VHDL
<Felix> 在 2025-03-17 上传 | 大小：7kb | 下载：0

[VHDL编程] CORR_REG

说明：This an Generic Shift Register made in vhdl-This is an Generic Shift Register made in vhdl
<Felix> 在 2025-03-17 上传 | 大小：5kb | 下载：0

[VHDL编程] cordic

说明：FPGA中数字信号发生器NCO用CORDIC实现产生正弦余弦-failed to translate
<lilun> 在 2025-03-17 上传 | 大小：2kb | 下载：0

[VHDL编程] LM3SUARTSENDFIFO

说明：LM3S系列UART例程：发送FIFO触发中断原理-LM3S Series UART routines: Send principle of FIFO trigger interrupt
<pankui> 在 2025-03-17 上传 | 大小：10kb | 下载：0

[VHDL编程] first.tar

说明：这是我的第一个python程序，哈哈，学着试试玩玩。-This is my first python program, ha ha, try to learn to play.
<哈俣> 在 2025-03-17 上传 | 大小：1kb | 下载：0

[VHDL编程] verilog

说明：FPGA中verilog语言实现的的USB接口协议，希望能对大家有用-FPGA verilog language in the USB interface protocol implemented in the hope that useful
<铁牛> 在 2025-03-17 上传 | 大小：92kb | 下载：0

[VHDL编程] bintograd

说明：二进制转格雷码的程序（verilog)已经过验证-binary to grad
<zhaijiong> 在 2025-03-17 上传 | 大小：250kb | 下载：0

[VHDL编程] gradtobin

说明：格雷码转二进制的程序（verilog），经过验证quartus、8.1-grad to binary
<zhaijiong> 在 2025-03-17 上传 | 大小：254kb | 下载：0

[VHDL编程] keeloqencoder

说明：this code is a keeloq encryption verilog code-keeloq encryption verilog code
<kan> 在 2025-03-17 上传 | 大小：1kb | 下载：0