资源列表
[VHDL编程] VHDL
说明：这个是基于一下的要求设计的：1、输入输出数据宽度为12位， 2、阶数为4阶段线性相位FIR滤波器， 3、类型为：低通。-This is based on what the requirements of the design: an input and output data width is 12, 2, the order of the four stages of linear phase FIR filters,<zhangyatao> 在 2025-03-17 上传 | 大小：1kb | 下载：0
[VHDL编程] FPGA-Implementation-for-MIMO-ofdm
说明：FPGA implementation of KBEST algorithm for MIMO OFDM system. -FPGA implementation of KBEST algorithm for MIMO OFDM system<wzx> 在 2025-03-17 上传 | 大小：453kb | 下载：0
[VHDL编程] uart_lcd1602
说明：点亮altera公司DE2代开发板的1602液晶，采用niosII方法。-Light the LCD1602 of the altera DE2 board with the niosII method<王郑帼> 在 2025-03-17 上传 | 大小：9.49mb | 下载：0
[VHDL编程] traffic-lights
说明：交通灯代码，可实现东西南北红绿灯显示及倒计时，紧急情况可重置，还可实现左转点阵显示。-Traffic light code to achieve the East and West traffic light shows and countdown, emergency situations can be reset, but also to achieve turn left dot matrix display.<刘锦宇> 在 2025-03-17 上传 | 大小：4kb | 下载：0
[VHDL编程] .tranfervw
说明：一款可以生成.vwf的小软件 对编写verilog语言很有用-a software for vwf file of verilog code programming<贺铮> 在 2025-03-17 上传 | 大小：1.02mb | 下载：0
[VHDL编程] fft_design_b.tech
说明：fft design for development in verilog<kiranbabu> 在 2025-03-17 上传 | 大小：469kb | 下载：0
[VHDL编程] fifo-verilog
说明：用verilog 编写的fifo（先入先出队列）代码 内含测试文件 test bench-First Input First Output programme which designed by verilog codes,including test bench<贺铮> 在 2025-03-17 上传 | 大小：1kb | 下载：0
[VHDL编程] password-locker
说明：简单的单号密码锁程序 在verilog上实现 包括测试程序-simple password locker programme based on verilog, which including test bench<贺铮> 在 2025-03-17 上传 | 大小：1kb | 下载：0
[VHDL编程] testbench-from-perl
说明：直接生成testbench的perl脚本-The software can produce test bench directly by perl<贺铮> 在 2025-03-17 上传 | 大小：3kb | 下载：0
[VHDL编程] Simulate-CR-XR-EE-KT_2008_004
说明：Simulate CR XR-EE-KT_2008_004<MR TRUONG> 在 2025-03-17 上传 | 大小：1.07mb | 下载：0