[VHDL编程] ControllingElevatorbyFPGACode.txt

说明：This code is talk about how to programming FPGA to control Elevator.
<N> 在 2025-03-04 上传 | 大小：3kb | 下载：0

[VHDL编程] DDS__FPGA

说明：基于FPGA的DDS信号发生器设计，包含Quartus 的工程，打开即可使用，Verilog 语言编写！-The DDS signal generator based on FPGA design, including the Quartus project, open to use, Verilog language! 朗读 显示对应的拉丁字符的拼音 字典- 查看字典详细内容
<小何> 在 2025-03-04 上传 | 大小：90kb | 下载：0

[VHDL编程] lab1code

说明：时钟，可正计数，反记数，每分钟提示一次.时钟通过计数器实现，优化实现进位-a clock which can count on and count off. remain very minute
<慧子> 在 2025-03-04 上传 | 大小：8kb | 下载：0

[VHDL编程] chap2_encode

说明：FPGA学习例程-VHDL语言实现的编码器-FPGA Encoder learning routines-vHDL
<zeven> 在 2025-03-04 上传 | 大小：201kb | 下载：0

[VHDL编程] chap3_adder

说明：FPGA学习资料-VHDL语言实现的加法器-FPGA implementation of learning materials-VHDL Adder
<zeven> 在 2025-03-04 上传 | 大小：245kb | 下载：0

[VHDL编程] chap5_voter5

说明：FPGA学习资料-VHDL语言实现的表决器-FPGA-VHDL language learning materials in the voting machine
<zeven> 在 2025-03-04 上传 | 大小：331kb | 下载：0

[VHDL编程] chap8_CntStep

说明：FPGA学习资料-VHDL语言实现的计数器-FPGA-VHDL language learning materials counter
<zeven> 在 2025-03-04 上传 | 大小：291kb | 下载：0

[VHDL编程] decode4_7

说明：二进制译码器的一般结构图如图2.4所示，它具有n个输入端，2n个输出端和1个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。输出信号可以是高电平有效，也可以是低电平有效。-encode
<吴思> 在 2025-03-04 上传 | 大小：102kb | 下载：0

[VHDL编程] voter7

说明：二进制译码器的一般结构图如图2.4所示，它具有n个输入端，2n个输出端和1个使能输入端。在使能输入端为有效电平时，对应每一组输入代码，只有其中一个输出端为有效电平，其余输出端则为相反电平。输出信号可以是高电平有效，也可以是低电平有效。-encode
<吴思> 在 2025-03-04 上传 | 大小：102kb | 下载：0

[VHDL编程] fft

说明：用Verilog语言实现 fpga 上的 fft功能-The fft function to achieve fpga
<linux> 在 2025-03-04 上传 | 大小：2kb | 下载：0

[VHDL编程] delay

说明：短小易用的时序延迟程序，适用于Xilinx公司的FPGA产品-delay.vhd for Xilinx FPGA
<xhnhd> 在 2025-03-04 上传 | 大小：1kb | 下载：0

[VHDL编程] juanji

说明：FPGA的卷积编码小程序，VHDL描述，参数为2，1，7.-2,1,7 cov with VHDL.
<xhnhd> 在 2025-03-04 上传 | 大小：1kb | 下载：0