文件名称:SDRAM

  • 所属分类:
  • VHDL编程
  • 资源属性:
  • [ASM] [源码]
  • 上传时间:
  • 2012-11-26
  • 文件大小:
  • 2.07mb
  • 下载次数:
  • 0次
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介绍说明--下载内容均来自于网络,请自行研究使用

这个是一个基于FPGA的SDRAM控制器系统,实现对SDRAM的读写操作,用来实现时序的控制-This is an FPGA-based SDRAM controller system, the read and write operations to SDRAM to achieve the control of timing
(系统自动生成,下载前可以参看下载内容)

下载文件列表

实战训练13 SDRAM读写控制的实现与Modelsim仿真

............................................\doc

............................................\...\micron_sdram.pdf

............................................\part1

............................................\.....\part1_32

............................................\.....\........\model

............................................\.....\........\.....\mt48lc2m32b2.v

............................................\.....\........\rtl

............................................\.....\........\...\Command.v

............................................\.....\........\...\control_interface.v

............................................\.....\........\...\Params.v

............................................\.....\........\...\sdr_data_path.v

............................................\.....\........\...\sdr_sdram.v

............................................\.....\........\sim

............................................\.....\........\...\Command.v

............................................\.....\........\...\control_interface.v

............................................\.....\........\...\mt48lc2m32b2.v

............................................\.....\........\...\Params.v

............................................\.....\........\...\sd32try.cr.mti

............................................\.....\........\...\sd32try.mpf

............................................\.....\........\...\sdram_test_tb.v

............................................\.....\........\...\sdr_data_path.v

............................................\.....\........\...\sdr_sdram.v

............................................\.....\........\...\sdtry.cr.mti

............................................\.....\........\...\vsim.wlf

............................................\.....\........\...\wave.do

............................................\.....\........\...\work

............................................\.....\........\...\....\command

............................................\.....\........\...\....\.......\verilog.asm

............................................\.....\........\...\....\.......\_primary.dat

............................................\.....\........\...\....\.......\_primary.vhd

............................................\.....\........\...\....\control_interface

............................................\.....\........\...\....\.................\verilog.asm

............................................\.....\........\...\....\.................\_primary.dat

............................................\.....\........\...\....\.................\_primary.vhd

............................................\.....\........\...\....\mt48lc2m32b2

............................................\.....\........\...\....\............\verilog.asm

............................................\.....\........\...\....\............\_primary.dat

............................................\.....\........\...\....\............\_primary.vhd

............................................\.....\........\...\....\sdram_test_tb

............................................\.....\........\...\....\.............\verilog.asm

............................................\.....\........\...\....\.............\_primary.dat

............................................\.....\........\...\....\.............\_primary.vhd

............................................\.....\........\...\....\sdr_data_path

............................................\.....\........\...\....\.............\verilog.asm

............................................\.....\........\...\....\.............\_primary.dat

............................................\.....\........\...\....\.............\_primary.vhd

............................................\.....\........\...\....\sdr_sdram

............................................\.....\........\...\....\.........\verilog.asm

............................................\.....\........\...\....\.........\_primary.dat

............................................\.....\........\...\....\..

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