[VHDL编程] sequence-detector

说明：3比特的任意二值序列检测器，Quartus 10.0+modelsim 6.5SE联仿真报告形式-3 bits of arbitrary binary sequence detector,simulation with Quartus 10.0+ modelsim 6.5SE，report forms
<dailanfeng> 在 2025-01-31 上传 | 大小：88kb | 下载：0

[VHDL编程] Programmable-filter-design

说明：程控滤波器设计，Quartus 10.0+modelsim 6.5SE联仿真报告形式-Programmable filter design,simulation with Quartus 10.0+ modelsim 6.5SE ， reports
<dailanfeng> 在 2025-01-31 上传 | 大小：242kb | 下载：0

[VHDL编程] Digital-frequency-meter

说明：数字频率计 ，Quartus 10.0+modelsim 6.5SE联仿真报告形式-Digital frequency meter,simulation with Quartus 10.0+ modelsim 6.5SE ，reports。
<dailanfeng> 在 2025-01-31 上传 | 大小：271kb | 下载：0

[VHDL编程] display-circuit

说明：计数显示电路 ，Quartus 10.0+modelsim 6.5SE联仿真报告形式-Counter display circuit,simulation with Quartus 10.0+ modelsim 6.5SE， reports
<dailanfeng> 在 2025-01-31 上传 | 大小：240kb | 下载：0

[VHDL编程] detector-(1110010)

说明：序列检测器（1110010）设计 ，Quartus 10.0+modelsim 6.5SE联仿真报告形式-Sequence Detector (1110010) designs, simulation with Quartus 10.0+ modelsim 6.5SE ， reports
<dailanfeng> 在 2025-01-31 上传 | 大小：160kb | 下载：0

[VHDL编程] VHDL-taxi

说明：出租车计价器VHDL程序，有备注，适合初学者。-Taximeter VHDL procedures, suitable for beginners.
<石磊> 在 2025-01-31 上传 | 大小：27kb | 下载：0

[VHDL编程] sencond_counter

说明：在ise14.7开发环境下，用Verilog编写的秒表程序，其中通过状态机实现数码管的动态显示-In ise14.7 development environment, using Verilog prepared stopwatch program in which the state machine implementation through dynamic digital tube display
<喻国芳> 在 2025-01-31 上传 | 大小：53kb | 下载：0

[VHDL编程] cnt

说明：在ise开发环境下，建立顶层模块和子模块的层次结构，其实现的功能是一个可复位课暂停开始继续的建议秒表-In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend
<喻国芳> 在 2025-01-31 上传 | 大小：2.95mb | 下载：0

[VHDL编程] johnson

说明：此代码实现约翰逊计数器，内容不多，注释详尽，供初学者使用。-Johnson counts
<柳攸> 在 2025-01-31 上传 | 大小：228kb | 下载：0

[VHDL编程] UART_Verilog

说明：uart接收模块，Vrilog编写，实现与PC机的同信-UART Receiver module
<tyb0220> 在 2025-01-31 上传 | 大小：2kb | 下载：0

[VHDL编程] FPGA_emif

说明：接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好-FPGA to emif
<tyb0220> 在 2025-01-31 上传 | 大小：5kb | 下载：0

[VHDL编程] proj-ASC

说明：simple microprocessor that gives the greatest common divisor of 2 (4bit) numbers
<octo> 在 2025-01-31 上传 | 大小：5.31mb | 下载：0