[VHDL编程] part5

说明：part 5 lab 2 vhdl altera
<minh> 在 2025-01-24 上传 | 大小：5kb | 下载：0

[VHDL编程] Xilinx_verilog

说明：这是Xilinx公司公布的对于大学生的FPGA教程，由浅入深，非常适合初学者-This is Xilinx company released for FPGA tutorial college students, it is very suitable for beginners
<吴超> 在 2025-01-24 上传 | 大小：6.31mb | 下载：0

[VHDL编程] hc595

说明：This source code implement led module using 74HC595
<Quan> 在 2025-01-24 上传 | 大小：3kb | 下载：0

[VHDL编程] modbus_latest.tar

说明：modbus的fpga实现。opencores上最新版本。使用fpga实现，可以大大提高响应速度，对其功能进行模块化。-modbus of fpga implementation. opencores the latest version. Use fpga implementation, can greatly improve the response speed, its function modularity.
<刘磊> 在 2025-01-24 上传 | 大小：26kb | 下载：0

[VHDL编程] vga_lcd_latest.tar

说明：该OpenCores的增强VGA/ LCD 控制器核心提供了VGA 能力的嵌入式系统。它 同时支持CRT和LCD显示器 与用户可编程的分辨率 和视频定时，从而提供了 几乎所有可用的兼容性 LCD和CRT显示器。-The OpenCores Enhanced VGA/LCD Controller Core provides VGA capabilities for embedded systems. I
<刘磊> 在 2025-01-24 上传 | 大小：1.71mb | 下载：0

[VHDL编程] lab4

说明：如何扫描一个键盘的内容进入LED显示以及将hyperteminal的内容传入lcd显示-How to scan the contents of a keyboard to enter the LED display and the contents of incoming hyperteminal lcd display
<kailing> 在 2025-01-24 上传 | 大小：246kb | 下载：0

[VHDL编程] yuv422tobt1120

说明：yuv422转bt1120时序，vivado工程，用tpg做信号源-yuv422 to bt1120
<尼大叶> 在 2025-01-24 上传 | 大小：17.59mb | 下载：0

[VHDL编程] triangular_vhd

说明：This the triangular wave generation vhdl code to check the wave form in modelsim simulator-This is the triangular wave generation vhdl code to check the wave form in modelsim simulator
<GOPALAKRISHNAN E> 在 2025-01-24 上传 | 大小：1kb | 下载：0

[VHDL编程] mt48lc32m16a2

说明：SDRAM的仿真模型Verilog。用于美光mt48lc32m16a2，可在ModelSim下用。-Simulation Model of SDRAM
<zhang mr> 在 2025-01-24 上传 | 大小：6kb | 下载：0

[VHDL编程] STDL80.ZIP

说明：Leonardo综合器用STDL80 0.5um综合库，安装见说明，找到它真不容易。-STDL80 0.5um ASIC Library for Leonardo
<zhang mr> 在 2025-01-24 上传 | 大小：3.45mb | 下载：0

[VHDL编程] CLK_GEN

说明：Xilinx FPGA时钟倍频电路，使用内部全局时钟、DCM，可参数化。-Clock Generater for Xilinx FPGA
<zhang mr> 在 2025-01-24 上传 | 大小：2kb | 下载：0

[VHDL编程] async_fifo_prj

说明：Verilog语言写的异步fifo，包含随机数产生电路和testbentch,直接可用于实际工程中。代码为华为内部代码。相信你会喜欢。-Verilog language used to write asynchronous fifo, including random number generation circuit and testbentch, can be used directly in the actual project.
<allcot> 在 2025-01-24 上传 | 大小：26.54mb | 下载：0