[VHDL编程] ddfs

说明：IT IS THE CIRCUIT WHICH EXACTLY WORK AS SINE WAVE GENERATOR, THIS CAN BE EFFICIENTLY USED IN THE COMMUNICATIONS SYSTEMS
<ajay kumar> 在 2025-02-03 上传 | 大小：87kb | 下载：0

[VHDL编程] 4-2-compressor

说明：IT IS THE HYBRID COMPRESSOR WHICH WILL BE USEFUL LOW POWER SINCE THE GATE COUNT AND DELAY REQUIRED IS VERY LESS COMPARED TO THE NORMAL DESIGN
<ajay kumar> 在 2025-02-03 上传 | 大小：1.53mb | 下载：0

[VHDL编程] vid_clkgen

说明：Xilinx xapp sink displayport vid clk geneator source
<asdfqqqwa> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] submicron-technology

说明：IT IS THE TECHNOLOGY TO REDUCE THE SHORT CIRCUIT LEKAGE POWER IN CMOS TECHNOLOGY. BY THIS WE CAN AVOID THE SHORT CIRCUIT POWER
<ajay kumar> 在 2025-02-03 上传 | 大小：7kb | 下载：0

[VHDL编程] image-rotation

说明：基于FPGA的system generator的图像旋转处理，利用system generator的图像旋转处理程序。本程序是基于system generator下的matlab运行。-FPGA-based image processing system generator rotation, the use of image rotation system generator handler. This procedure is ba
<wyj> 在 2025-02-03 上传 | 大小：155kb | 下载：0

[VHDL编程] SRC

说明：流水线CPU的verilog实现，包含id，if，ex，mem等部分的源码-an implementation of Pipelined CPU in verilog
<zyh> 在 2025-02-03 上传 | 大小：7kb | 下载：0

[VHDL编程] scan_led

说明：每个时钟，计数时间，实现8的扫描显示，在数码管上依次显示13579bdf，可以选择EDA实验箱，FPGA EP1C6Q240C8。-Each clock, counting time, achieve 8 scan display, turn on the digital tube display 13579BDF, can choose EDA experimental box, FPGA EP1C6Q240C8.
<LP> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] MB

说明： 基于VHDL语言数字秒表设计,在FPGA实验平台下开发-Digital stopwatch design based on VHDL, FPGA experimental platform under development
<李耀> 在 2025-02-03 上传 | 大小：217kb | 下载：0

[VHDL编程] r7lite

说明：R7Lite是基于Xilinx的Kintex7系列FPGA的PCI Express参考设计代码，PCIe 2.0 4x模式，包括了FPGA实现，Linux下驱动和测试例程。-R7Lite is a PCIe Reference design based on Xilinx Kintex7 FPGA,including FPGA code ,Linux Driver and Testing App
<yao> 在 2025-02-03 上传 | 大小：20.67mb | 下载：0

[VHDL编程] m_serial

说明：m序列产生。3个300阶m序列级联，产生近似随机的数数。输出包括串行输出的随机时钟和并行输出的32位的随机数。-m sequence generation. 3 300 m-order sequence cascade, resulting in an approximate number of random numbers. Output 32 of the random numbers and the parallel clock
<汪海兵> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] CfgDDS_9910

说明：dds ad9910配置的verilog hdl程序，模块化设计，输入待配置的数据，字长，启动信号，即可自动产生时序，完成一次配置，模块还有done握手信号，方便用户调用时，反复多次配置。-dds ad9910 configuration verilog hdl program, modular design, the input data to be configured, word length, the start signal,
<汪海兵> 在 2025-02-03 上传 | 大小：1kb | 下载：0

[VHDL编程] cordic

说明：cordic的代码，适合初学者学习和交流-cordic code, suitable for beginners to learn and exchange
<吕攀攀> 在 2025-02-03 上传 | 大小：1kb | 下载：0