[VHDL编程] TLC1620

说明：基于FPGA的Verilog语言实现的六十进制计数器-FPGA-based Verilog language implementation of six decimal counter
<> 在 2025-01-23 上传 | 大小：221kb | 下载：0

[VHDL编程] tx_module

说明：串口通信，实现开发板与计算机之间的数据传输-A serial port communication, realizing the development board and the transfer of data between computers
<崔文超> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] ADS1278

说明：ADS1278 8通道ADC数据采集程序，AD采样深度24bit，保留16bit输出。状态机编写。-ADS1278 8-channel ADC data collection procedures, AD sampling depth of 24bit, 16bit output reserved. Write state machine.
<郭俊媛> 在 2025-01-23 上传 | 大小：1kb | 下载：1

[VHDL编程] vga_driver

说明：基于EP3C16的VGA显示驱动工程。时钟40M，图片存储在FPGA内部的ROM中，VGA显示器分辨力为800*600*60Hz，存储图片需要800*600点（bit），由于EP3C16的ROM不够大，ROM中存储内容为8bit*30000；显示器内容为上下半屏分别显示ROM中的内容，显示图片相同。ROM中的内容由地址线的变化来控制。-Display driver works based EP3C16 of VGA. Clock 40M
<郭俊媛> 在 2025-01-23 上传 | 大小：10.73mb | 下载：0

[VHDL编程] IDEA

说明：IDEA算法硬件实现，可以在ise系统上实现-IDEA algorithm implementation
<曹宇> 在 2025-01-23 上传 | 大小：2.98mb | 下载：0

[VHDL编程] hpi

说明：用CPLD实现4个C6201通过HPI接口互连的逻辑设计，包含VHDL程序-4 of C6201s through the HPI interface logic design of interconnection with CPLD, including the VHDL program
<郭玉东> 在 2025-01-23 上传 | 大小：3.69mb | 下载：0

[VHDL编程] shuzizhong

说明：基于VHDL语言的数字钟，有元件例化，修改时钟功能 Quartus II平台-VHDL language based digital clock, there are component instantiation, modify clock function Quartus II platform
<尜尜> 在 2025-01-23 上传 | 大小：4.35mb | 下载：0

[VHDL编程] SinGen

说明：使用Verilog编写的正弦波生成工程，使用ROM核产生，利用mif文件-Written using Verilog sine wave generation projects using ROM nuclear generation, use mif file
<杨玉> 在 2025-01-23 上传 | 大小：3.91mb | 下载：0

[VHDL编程] pingpang

说明：spartran_3A乒乓球gameboy的设计与开发-a Table tennis game in spartran_3A
<程伟> 在 2025-01-23 上传 | 大小：9kb | 下载：0

[VHDL编程] musicplay_v

说明：FPGA下实现的音乐播放程序,实现播放一段小音频-a music play program in FPGA
<程伟> 在 2025-01-23 上传 | 大小：6kb | 下载：0

[VHDL编程] Basys2_100_250General

说明：Spartan 3e basys2管脚控制文件-Spartan 3e basys2 Pin control file
<李超惠> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] spi_slave

说明：SPI功能模型，可以用于SPI的仿真验证工作，对其进行测试-Now for the SPI slave in the FPGA. Since the SPI bus is typically much slower than the FPGA operating clock speed, we choose to over-sample the SPI bus using the FPGA clock. That makes the s
<齐宇心> 在 2025-01-23 上传 | 大小：1kb | 下载：0