[VHDL编程] FIFO_8_8

说明：FIFO先进先出队列，一种缓存、或一种管道、设备、接口（Verilog HDL程序,内附说明）-FIFO FIFO queue, a cache, or a pipeline, equipment, Interface (Verilog HDL program, containing a note)
<镜子> 在 2025-04-06 上传 | 大小：5kb | 下载：0

[VHDL编程] FPGA_radar

说明：优秀硕士论文，基于FPGA的雷达信号模拟器设计，对学FPGA的，特别是学雷达的同学有很好的参考价值-Outstanding master s thesis, based on radar signal simulator FPGA design, FPGA-on study, in particular the study of radar has a good reference Student Value
<zhang> 在 2025-04-06 上传 | 大小：732kb | 下载：1

[VHDL编程] erfenpin

说明：二分频的实现 二分频的作用是将测相范围由0°~180°扩大到0°~360°。-Two sub-band implementation of the two is the role of sub-frequency measurement phase will range from 0 ° ~ 180 ° extended to 0 ° ~ 360 °.
<hellen> 在 2025-04-06 上传 | 大小：2kb | 下载：0

[VHDL编程] song

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 梁祝乐曲演奏电路-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Butterfly music concert circuit
<许毅民> 在 2025-04-06 上传 | 大小：1kb | 下载：0

[VHDL编程] clock

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 多功能数字钟-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Multi-function digital clock
<许毅民> 在 2025-04-06 上传 | 大小：1kb | 下载：0

[VHDL编程] sell

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 自动售饮机 电话计费器程序-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Drink vending machine telephone billing program
<许毅民> 在 2025-04-06 上传 | 大小：1kb | 下载：0

[VHDL编程] naozhongsheji

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 闹钟设计-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Alarm Clock Design
<许毅民> 在 2025-04-06 上传 | 大小：282kb | 下载：0

[VHDL编程] yuelao

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 用VHDL语言仿真歌曲刘德华的《月老》-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Using VHDL simulation language song Andy Lau' s " 月老"
<许毅民> 在 2025-04-06 上传 | 大小：209kb | 下载：0

[VHDL编程] honhludeng

说明：软件开发环境：ISE 7.1i 仿真环境：ModelSim SE 6.0 1. 用VHDL语言仿真交通灯-Software development environment: ISE 7.1i simulation environment: ModelSim SE 6.0 1. Using VHDL language simulation of traffic lights
<许毅民> 在 2025-04-06 上传 | 大小：123kb | 下载：0

[VHDL编程] VHDLforFPGA

说明：vhdl language for fpga
<akash pal> 在 2025-04-06 上传 | 大小：182kb | 下载：0

[VHDL编程] sopccomponent

说明：sopc builder元件实例使用及相关源码-sopc builder examples of the use of components and related source
<shenhuan> 在 2025-04-06 上传 | 大小：215kb | 下载：0

[VHDL编程] fequency

说明：用VHDL语言描述的工程实例频率计（在quartus 7.2中使用）-VHDL language used to describe the project examples Cymometer (quartus 7.2 at the use of)
<shenhuan> 在 2025-04-06 上传 | 大小：199kb | 下载：0