[VHDL编程] multiplier

说明：使用硬核乘加器完成两路输入数据相乘，每8个乘积结果累加后输出-The use of hard core multiplier accumularor complete two-way input data is multiplied by each of the 8 product, the cumulative output results
<薛佳> 在 2025-01-23 上传 | 大小：522kb | 下载：0

[VHDL编程] ADDA_4CE15

说明：黑金开发板基于ALTERA cyclone4的AD/DA高速采集程序-Black gold development board based on AD/DA high speed acquisition program ALTERA cyclone4
<薛佳> 在 2025-01-23 上传 | 大小：8.25mb | 下载：0

[VHDL编程] key.v

说明：Verilog HDL 4*4键盘扫描模块-Verilog HDL 4*4 keyboard moodule
<健> 在 2025-01-23 上传 | 大小：1kb | 下载：0

[VHDL编程] Brent_kung_adder

说明：Brent_kung_adder to add 8 bit input
<ganesh> 在 2025-01-23 上传 | 大小：4kb | 下载：0

[VHDL编程] booth

说明：Booth multiplier to multiply 12 bit number
<ganesh> 在 2025-01-23 上传 | 大小：5kb | 下载：0

[VHDL编程] final-ashwin

说明：image difference in verilog
<prabhakar> 在 2025-01-23 上传 | 大小：534kb | 下载：0

[VHDL编程] CPU

说明：五级流水线.期末的project,写了很详细的注释，应该能看得懂了吧。-Five-stage pipeline. Closing the project, wrote a very detailed notes, should be able to understand it.
<susht> 在 2025-01-23 上传 | 大小：1.39mb | 下载：0

[VHDL编程] 2.adder

说明：基于VHDL的全加器时间延迟分析，分析基本器件的传输延迟和惯性延迟-the analysis of timing delay of full adder in VHDL
<胡西> 在 2025-01-23 上传 | 大小：135kb | 下载：0

[VHDL编程] fifo_uart_vhdl

说明：带FIFO的串口收发模块 功能完善32位的fifo-the uart with fifo
<liujiali> 在 2025-01-23 上传 | 大小：719kb | 下载：0

[VHDL编程] key_alone

说明：4x4矩阵键盘扫描 去抖动 带编码输出 模块打包-the program of key scan
<liujiali> 在 2025-01-23 上传 | 大小：1.73mb | 下载：1

[VHDL编程] ex11_sram

说明：sram全部程序及相关文档 测试通过，实验文档纤细说明了实现步骤-sram and the document how to relieaz it
<liujiali> 在 2025-01-23 上传 | 大小：490kb | 下载：0

[VHDL编程] 2620990DDS

说明：直接频率合成（DDS）、FPGA平台上任意波形发生器的设计-Direct frequency synthesis (DDS), the design of arbitrary waveform generator on FPGA platform
<凝悠> 在 2025-01-23 上传 | 大小：508kb | 下载：0