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[VHDL编程C_8259.vhd

说明: 用VHDL编写的8259控制,供大家使用.-with VHDL control of the preparation of the 8259, for your use.
<lfy> 在 2024-11-13 上传 | 大小:8kb | 下载:0

[VHDL编程Frequence_Generator

说明:xilinx提供的频率发生器的VHDL源码,可以运行在spartan3的学习开发板上。-xilinx the frequency generator VHDL source code, spartan3 can run in the learning development board.
<zhangjian> 在 2024-11-13 上传 | 大小:830kb | 下载:0

[VHDL编程CPUNEW

说明:MODELSIM开发的模拟CPU,用VHDL语言描述,采用累加结构-ModelSim simulation developed CPU, using VHDL language descr iption of the structure of the use of cumulative
<yyy> 在 2024-11-13 上传 | 大小:49kb | 下载:0

[VHDL编程vhdlYONGHUSHOUCE

说明:非常优秀的国外VHDL设计教程,可进行MODELSIM模拟等操作-Excellent foreign VHDL design tutorial, it can conduct operations such as ModelSim Simulation
<yyy> 在 2024-11-13 上传 | 大小:2.64mb | 下载:0

[VHDL编程Verilogdianzirili

说明:基于Verilog 的电子日历与电子时钟程序,可以进行调日期、星期、时间的分钟与小时,通过几种模式来显示日历与时间。-Verilog-based electronic calendar and e-clock procedures, can be adjusted date, week, time of minutes and hours, through several models to display a calendar and
<iqpler> 在 2024-11-13 上传 | 大小:3kb | 下载:0

[VHDL编程Verilogshumaguan

说明:基于Verilog的数码管模拟扫描程序,分为两种显示方式,一种是数码管逐个显示,另一个是所有数码管一起显示。-Verilog-based digital control analog scanning procedures, two types of display, a digital control-by-show, and the other is with all digital tube display.
<iqpler> 在 2024-11-13 上传 | 大小:1kb | 下载:0

[VHDL编程Fir

说明:11 阶FIR 数字滤波器,verolog描述,通过modelsim 6.0 仿真,Quartue综合-11-order FIR digital filter, verolog descr iption, modelsim 6.0 through simulation, Quartue integrated
<shenyunfei> 在 2024-11-13 上传 | 大小:1kb | 下载:0

[VHDL编程FIFO_Syn

说明:
<shenyunfei> 在 2024-11-13 上传 | 大小:25kb | 下载:0

[VHDL编程4VerilogFIFO

说明:一种新的FIFO实现方法,verilog描述,通过modelsim 6.0 仿真,Quartue综合-FIFO realize a new method, verilog descr iption, modelsim 6.0 through simulation, Quartue integrated
<shenyunfei> 在 2024-11-13 上传 | 大小:2kb | 下载:0

[VHDL编程circularbuffer

说明:
<shenyunfei> 在 2024-11-13 上传 | 大小:1kb | 下载:0

[VHDL编程89_full_adder

说明:full adder设计代码,verilog 语言描述,通过modelsim 仿真,quartus综合-full adder design code, verilog language to describe, through the ModelSim simulation, quartus integrated
<shenyunfei> 在 2024-11-13 上传 | 大小:4kb | 下载:0

[VHDL编程Modelsim_timing_simulation_library

说明:文章论述如何将向modelsim中添加仿真库,包括添加xilinx,altera,actel公司的仿真库的方法-Article on how to add ModelSim simulation library, including the add xilinx, altera, actel the company
<zhurui> 在 2024-11-13 上传 | 大小:112kb | 下载:0
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