[VHDL编程] cic

说明：verilog码写的CIC滤波器的程序，包括4倍抽取CIC滤波器和内插的CIC滤波器两个-Verilog code written by CIC filter procedures, including 4 times the extraction CIC filter and the CIC interpolation filter two
<桃子> 在 2024-11-13 上传 | 大小：22kb | 下载：0

[VHDL编程] cfft

说明：CFFT是一个数据宽度和点数都可配置的基4 FFT core,用VHDL实现-CFFT is a data width and the base points can be configured 4 FFT core, using VHDL realize
<> 在 2024-11-13 上传 | 大小：165kb | 下载：0

[VHDL编程] aes_core.tar

说明：AES的Verilog实现,用于加密的算法硬件实现!-AES realize the Verilog for hardware implementation of encryption algorithms!
<刘志刚> 在 2024-11-13 上传 | 大小：68kb | 下载：0

[VHDL编程] ata.tar

说明：硬盘接口的硬件实现，VHDL和Verilog是吸纳的，带有文档！-Hard disk interface hardware implementation, VHDL and Verilog is absorbed with documentation!
<刘志刚> 在 2024-11-13 上传 | 大小：813kb | 下载：0

[VHDL编程] ads7844

说明：本源码介绍了ADS7844 AD转换芯片的VHDL控制器。-The source of the introduction ADS7844 AD conversion of the VHDL controller chip.
<周生> 在 2024-11-13 上传 | 大小：1.32mb | 下载：0

[VHDL编程] firfilter

说明：实现一个FIR滤波器，基于直接型型算法 输入数据宽度：8位 输出数据宽度：16位 阶数：16阶 滤波器经转换后（右移16位）的特征参数为： h[0]=h[15]=0000 h[1]=h[14]=0065 h[2]=h[13]=018F h[3]=h[12]=035A h[4]=h[11]=0579 h[5]=h[10]=078E h[6]=h[9]=0935 h[7]=h[8]=0
<Eric> 在 2024-11-13 上传 | 大小：1.57mb | 下载：0

[VHDL编程] firfilter_da

说明：分布式算法在实现乘加功能时，是通过将各输入数据的每一对应位产生的部分积预先进行相加形成相应的部分积，然后再对各个部分积累加形成最终结果的，而传统算法是等到所有乘积已经产生之后再来相加完成乘加运算的。与传统串行算法相比，分布式算法可极大地减少硬件电路的规模，提高电路的执行速度。 实现一个FIR滤波器，基于分布式算法 输入数据宽度：8位 输出数据宽度：16位 阶数：16阶 滤波器经转换后（右移16位）的特征参数为：
<Eric> 在 2024-11-13 上传 | 大小：1.95mb | 下载：0

[VHDL编程] fsm

说明：检测输入数据中的“10110”序列，并记录检测到的序列的数目，当序列数目大于15时溢出。 输入信号：iclk //输入时钟 rst_ //复位信号 din //输入串行数据 输出信号：[3:0] catch //检测到的序列的数目 overflow //数目大于15 ，溢出 -Detection of input data of
<Eric> 在 2024-11-13 上传 | 大小：6kb | 下载：0

[VHDL编程] MaxplusII123

说明：MaxplusII（中文）快速入门，对学习cpld或者FPGA的有帮助-MaxplusII (Chinese) Quick Start, the CPLD or FPGA-learning has helped
<柱陈> 在 2024-11-13 上传 | 大小：256kb | 下载：0

[VHDL编程] QuartusIIUserGuide

说明：QuartusII用户指南，对于学习Altera公司FPGA的朋友，会有帮助！-QuartusII User s Guide for Learning Altera Corporation FPGA friends, would be helpful!
<王刚> 在 2024-11-13 上传 | 大小：825kb | 下载：0

[VHDL编程] eeprom

说明：eeprom的Verilog HDL源代码，含eeprom的读写！Quartus II5.0平台测试通过！-EEPROM of the Verilog HDL source code, including reading and writing EEPROM! Quartus II5.0 platform test!
<> 在 2024-11-13 上传 | 大小：509kb | 下载：0

[VHDL编程] naozhong

说明：用maxplus仿真　编译通过的．数字闹钟设计，自己定时，到点报警．-Using simulation to compile maxplus adopted. Digital alarm clock design, their timing, counting alarm.
<李志伟> 在 2024-11-13 上传 | 大小：140kb | 下载：0