[VHDL编程] video_compression_systems.tar

说明：视频压缩IPCORE,设计比较大,为硬件设计的工程师提高参考-Video Compression IPCORE, designed more for the hardware design engineers to improve reference
<26> 在 2024-10-10 上传 | 大小：186368 | 下载：0

[VHDL编程] chk

说明：本程序实现了一个序列检测器。当一串待检测的串行数据进入检测器后，若此数在每一位的连续检测中都与预置的密码数相同，则输出“A”,否则仍然输出“B”。-This procedure implements a sequence detector. When a string of serial data to be tested after entering the detector, if the number in each succes
<liushenshen> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] VHDL

说明：非常 有用的西安理工的资料，适合初学者-Xi an Polytechnic very useful information, suitable for beginners
<马雷> 在 2024-10-10 上传 | 大小：852992 | 下载：0

[VHDL编程] chengxu

说明：在maxplusII上用VHDL语言编程实现的数字基带信号的同步提取，是一个密码输入和修改的实例。在硬件实验箱上连线，并将程序下载到主芯片上完成。-MaxplusII used in the VHDL language programming realization of digital base-band signal synchronization extraction, is a password input and modify
<李磊> 在 2024-10-10 上传 | 大小：778240 | 下载：0

[VHDL编程] ADcaiyang

说明： A/D采样控制模块设计 A/D采样控制模块负责控制外部ADC0809芯片多路模拟输入量的选通以及实现对A/D采样过程的合理控制。此部分的设计根据《EDA技术与VHDL》P211——P212的例8-2编写，所不同的是这里将书中“ADDA<=1”的赋值语句改为“ADDA <=EN”，EN是所设置的输入按键用来控制INO与IN1间的通道选择。 -A/D sampling control module designe
<xuye> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] UARTRS232

说明：用UART来接收PC机的RS232串行接口数据。由于UART每次只接收8位数据，所以在接收了两个8位数据之后，才将其存入16位的SRAM内。-Using UART to receive PC-RS232 serial interface data. As the UART receive only 8-bit data, so to receive two 8-bit data after its deposit in 16 of th
<xuye> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] 1

说明：加法器的VHDL代码，可以在很多地方直接应用-Adder VHDL code can be applied directly in many places
<stormy> 在 2024-10-10 上传 | 大小：1024 | 下载：0

[VHDL编程] 16szxgq

说明：16位数字相关器，通过4个4位相关器和两级加法电路组成-16-bit digital correlator through four and four correlator adder circuit composed of two
<zh> 在 2024-10-10 上传 | 大小：1024 | 下载：1

[VHDL编程] RotaryEncoderInterfaceForSPARTAN-3E

说明：SPARTAN-3E入门开发板实例,用旋钮控制LED左移-SPARTAN-3E Starter board example, using the left knob to control LED
<zhuxuopeng> 在 2024-10-10 上传 | 大小：401408 | 下载：1

[VHDL编程] eth_ocm

说明：sopc builder 中网络的eth_ocm核-sopc builder of networks of nuclear eth_ocm
<1984taozi> 在 2024-10-10 上传 | 大小：238592 | 下载：0

[VHDL编程] i2c_p_altera

说明：altera i2c slave ip核verilog 编写-altera i2c slave ip to prepare nuclear Verilog
<1984taozi> 在 2024-10-10 上传 | 大小：1583104 | 下载：0

[VHDL编程] qiangdaqi

说明：实现抢答器功能，30秒的倒数，抢答控制均可以，-Answer to achieve function, 30 seconds of the countdown for the Answer can be controlled,
<涂亮> 在 2024-10-10 上传 | 大小：243712 | 下载：0