[VHDL编程] caijika

说明：基于FPGA的图像采集卡的设计与相关说明-FPGA-based design of fr a me grabbers and related note
<> 在 2024-11-16 上传 | 大小：146kb | 下载：0

[VHDL编程] test

说明：几个fpga竞赛的设计例-Several Example FPGA design contest
<> 在 2024-11-16 上传 | 大小：1.66mb | 下载：0

[VHDL编程] vhdl_design

说明：数字电子钟设计完整设计，包括原理介绍，程序设计，波形仿真-Design a complete digital electronic clock design, including the principle of introduction, program design, waveform simulation
<Daili> 在 2024-11-16 上传 | 大小：145kb | 下载：0

[VHDL编程] myDPll

说明：本人写的数字锁相环，有模拟数据，学习锁相环很好的材料。参考书“数字锁相环路原理与应用”编写。-I write the digital phase-locked loop, have simulated data, a good phase-locked loop learning materials. Reference book
<杨广> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] DCT

说明：altera fpga verilog 设计的基于查找表的DCT程序及zigzag扫描程序，已经过matlab 和modelsim 验证，文件中包含TESTBENCH ，直接可用-altera fpga verilog design table DCT-based search procedures and zigzag scanning procedures, and ModelSim matlab has been verifi
<alison> 在 2024-11-16 上传 | 大小：14.69mb | 下载：0

[VHDL编程] asynch_fifo

说明：FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用-FPGA VERILOG using DCFIFO realize cross-clock domain data transfer, has been verified, directly available
<alison> 在 2024-11-16 上传 | 大小：1004kb | 下载：0

[VHDL编程] an_dcfifo_top_restored

说明：alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。-alteral FPGA VERILOG using ROM DCFIFO and RAM to realize high-speed low-speed clock domain data transfer, it is worth learning.
<alison> 在 2024-11-16 上传 | 大小：907kb | 下载：0

[VHDL编程] DE2_LCM_CCD

说明：在altera DE2 的开发板上采集图像，到lcd显示的原程序 。-In altera DE2 development board collecting images, lcd display to the original procedure.
<alison> 在 2024-11-16 上传 | 大小：3.28mb | 下载：0

[VHDL编程] fpga_intr

说明：FPGA简:讲述了FPGA的基本概念、结构、发展-Jane FPGA: FPGA describes the basic concepts, structure, development
<zzgy1029> 在 2024-11-16 上传 | 大小：188kb | 下载：0

[VHDL编程] PS2_verilog_source

说明：在vhdl开发环境下，关于协议PS2 verilog 源码-In VHDL development environment, with regard to the agreement PS2 verilog source code
<clwclwclw> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] MFSK_VHDL

说明：多进制数字频率调制(MFSK)系统VHDL程序-Multi-band digital frequency modulation (MFSK) system VHDL procedures
<zhang> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] fir_16

说明：fir低通滤波器 用于dspbuilder pll：25ns data 400khz sin 10.8khz-fir low-pass filter for dspbuilder pll: 25ns data 400khz sin 10.8khz
<wq> 在 2024-11-16 上传 | 大小：8kb | 下载：0